【TLV1544C ， TLV1544I ， TLV1548C ， TLV1548I ， TLV154】,IC型号TLV1544ID,TLV1544ID PDF资料,TLV1544ID经销商,ic,电子元器件-51电子网

TLV1544C ， TLV1544I ， TLV1548C ， TLV1548I ， TLV1548M

低电压10位模拟数字转换器

带串行控制和4/8模拟输入

SLAS139C - 1996年12月 - 修订1999年1月

转换时间

≤

10位分辨率ADC

可编程断电

模式。。。 1

宽范围单电源供电

2.7 V DC至5.5 V直流

0 V至V模拟输入范围

内置的模拟多路复用器与8模拟

输入通道

TMS320 DSP和微处理器SPI和

QSPI兼容的串行接口

最终的-转换（ EOC ）标志

固有的采样和保持功能

内建自测试模式

可编程电源和转换率

转换的异步入门

扩展采样

硬件I / O时钟相位调整输入

D组或PW包装

（ TOP VIEW ）

数据输出

DATA IN

I / O CLK

EOC

REF +

REF-

INV CLK

GND

CSTART

DB或j包装

（ TOP VIEW ）

描述

该TLV1544和TLV1548是CMOS 10位

开关电容逐次逼近型（ SAR ）

模拟 - 数字（A / D）转换器。每个器件

有一个片选（ CS ），输入输出时钟（ I / O

CLK），数据输入（DATA IN）和串行数据输出

（数据输出），提供了一个直接的4线

同步串行外设接口（ SPI ，

QSPI ）主微处理器的端口。当

与TMS320 DSP接口，额外的

帧同步信号（FS）表示的起始

串行数据帧。该设备允许高速

来自主机的数据传输。在INV CLK输入

提供用于在串行进一步定时的灵活性

界面。

CSTART

GND

FK包装

（ TOP VIEW ）

EOC

I / O CLK

DATA IN

数据输出

REF +

REF-

INV CLK

20 19

I / O CLK

DATA IN

数据输出

REF +

10 11 12 13

CSTART

INV CLK

除了高速转换器和通用的

控制能力，该设备具有一个片上

11通道多路转换器，可以选择中的任一项

8个模拟输入和三个内部自测试电压的任何一个。采样和保持功能是自动

除了扩展采样周期，其中所述采样周期是由异步的下降沿开始

CSTART 。在A / D转换结束时，转换结束的（平）输出变高，表示

转换完成。的TLV1544和TLV1548被设计成具有广泛供应的操作

电压具有非常低的功耗。省电功能都与一个进一步增强

软件编程的掉电模式和转换率。在设备并入所述转换器

具有差分高阻抗基准输入，方便比率转换，缩放和

隔离从逻辑和电源噪声模拟电路。开关电容的设计让小错误

转换在整个工作温度范围内。

SPI和QSPI是Motorola，Inc.的注册商标。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

1999年，德州仪器

邮政信箱655303

达拉斯，德克萨斯州75265

REF-

GND

EOC

VCC

TLV1544C ， TLV1544I ， TLV1548C ， TLV1548I ， TLV1548M

低电压10位模拟数字转换器

带串行控制和4/8模拟输入

SLAS139C - 1996年12月 - 修订1999年1月

描述（续）

该TLV1544有四个模拟输入通道，而TLV1548具有8个模拟输入通道。该

TLV1544C和TLV1548C的特点是工作于0 ° C至70 ℃。该TLV1544I和TLV1548I是

特点是工作在-40° C至85°C的工业温度范围内。该TLV1548M是

特点是工作在-55 ° C至125°C的整个军用温度范围。

功能框图

样品

和

锁定功能

10位ADC

（开关电容）

时钟

A0–A7

REF +

1–8

输出数据寄存器

类似物

MUX

自检

参考

输入

数据

控制

逻辑

和

I / O

计数器

10-to-1

数据选择器

数据输出

REF-

DATA IN

EOC

CSTART

INV CLK

I / O CLK

示终端是为DB包。

可选项

包

（ dB）的

0 ° C至70℃

- 40 ° C至85°C

- 55 ° C至125°C

额定功耗表

包

≤

25°C

额定功率

785毫瓦

799毫瓦

604毫瓦

1894毫瓦

1375毫瓦

降额因子

以上TA = 25°C

8.7毫瓦/°C的

8.9

8 9毫瓦/°C的

6.7毫瓦/ C

15.1

15 1毫瓦/°C的

11.0毫瓦/°C的

TA = 70℃

额定功率

393毫瓦

399毫瓦

302毫瓦

1212毫瓦

880毫瓦

TA = 85°C

额定功率

261毫瓦

266毫瓦

201毫瓦

985毫瓦

715毫瓦

TA = 125°C

额定功率

—

379毫瓦

275毫瓦

TLV1548CDB

TLV1548IDB

(D)

TLV1544CD

TLV1544ID

小尺寸

（ PW ）

TLV1544CPW

TLV1544IPW

TLV1548MJ

TLV1548MFK

(J)

（ FK ）

这是传统的结点至环境热阻（ RΘJA ）的倒数。 RΘJA值从德州仪器衍生

特征数据。热电阻是不是生产测试和值给出，仅供参考。

邮政信箱655303

达拉斯，德克萨斯州75265

TLV1544C ， TLV1544I ， TLV1548C ， TLV1548I ， TLV1548M

低电压10位模拟数字转换器

带串行控制和4/8模拟输入

SLAS139C - 1996年12月 - 修订1999年1月

终端功能

终奌站

名字

NO 。

A0–A3

A4–A7

6–9

–

NO 。

1–4

5–8

I / O

描述

模拟输入。模拟输入内部复用。（对于源阻抗大于

1千欧，异步起始应该用来增加采样时间）。

片选。 CS为高电平到低电平的跳变复位内部计数器和控制，使DATA IN ，

DATA OUT和I /最大设定时间内O CLK 。由低到高的转变禁用数据，数据

OUT ，在设置时间内和I / O CLK 。

采样/转换启动控制。 CSTART控制一个模拟输入从采样的开始

选择复用通道。从高至低跳变启动模拟输入信号的采样。一

由低到高的转变提出了采样和保持功能在保持模式，启动转换。 CSTART

是独立的I / O CLK和作品当CS为高。低CSTART时间控制时间

的采样周期对开关电容器阵列。 CSTART连接到VCC，如果不使用。

串行数据输入。该4位串行数据中选择所需的模拟输入和测试电压接下来要被转换的

在一个正常的周期。这些位也可以设置转换率，并启用省电模式。

当在微处理器模式下操作时，输入数据被呈现MSB在前和移入的

第4上升（

（在CS ↓ ）。

G（ INV CLK = VCC）或下降（

G（ INV CLK = GND）的I / O CLK的边缘（

) g

)

当在DSP模式下操作时，输入数据被呈现MSB在前和转移中的前四个

的I / O CLK下降（ INV CLK = VCC）或上升（ INV CLK = GND ）的边缘（ FS ↓之后）。

后的4个输入数据位已被读入的输入数据寄存器， DATA IN被忽略其余

的当前转换周期。

的A / D转换结果的三态串行输出。 DATA OUT处于高阻抗状态时的CS

高，主动当CS为低电平或FS ↓之后（在DSP模式）。一个有效的CS信号，数据被排除掉了

从高阻抗状态和被驱动到对应于MSB或LSB的值的逻辑电平

先前的转换结果。 DATA OUT的下降（微处理器模式）改变或上升（ DSP

模式）边的I / O CLK 。

转换结束。 EOC变为从高到第十上升（微处理器模式）低逻辑电平

或第十坠落的I / O CLK （ DSP模式）的边缘，并保持低电平直到转换完成和数据

准备转移。 EOC也可以表明该转换器是忙。

DSP帧同步输入。 FS表示一个串行数据帧进入或离开该装置的的开始。 FS

接口器件与微处理器时，连接到VCC 。

接地回路的内部电路。所有的电压测量都是相对于GND ，除非另有

指出。

反相时钟输入。 INV CLK被连接到GND时倒立的I / O CLK被用作输入的源

时钟。这将影响微处理器和DSP的接口。 INV CLK连接到VCC ，如果I / O CLK不

反转。 INV CLK也可以调用一个内置的测试模式。

CSTART

DATA IN

数据输出

EOC

GND

INV CLK

端子编号用于D包。

端子编号为DB ，J ，和FK包装。

邮政信箱655303

达拉斯，德克萨斯州75265

TLV1544C ， TLV1544I ， TLV1548C ， TLV1548I ， TLV1548M

低电压10位模拟数字转换器

带串行控制和4/8模拟输入

SLAS139C - 1996年12月 - 修订1999年1月

终端功能（续）

终奌站

名字

NO 。没有。

I / O CLK

I / O

描述

输入/输出时钟。 I / O CLK输入在两个模式中，串行I / O时钟输入，并执行以下

在每个模式中四个功能：

微处理器模式

REF +

REF-

当INVCLK = VCC ， I / O CLK时钟的四个输入数据位到输入数据寄存器的前四

CS ↓后上涨的I / O CLK边缘与之后的第四个上升沿可在多路复用器的地址。

当INV CLK = GND ，输入数据位在时钟的前四个下降沿来代替。

上的I / O的信号CLK的第四个下降沿，对所选择的多路输入端的模拟输入电压开始

充电的电容器阵列，并继续这样做，直到I / O的信号CLK的第十个上升沿，除非在

延长采样周期，其中CSTART的持续时间决定何时结束取样周期。

输出数据位中的前十个改变下跌的I / O时钟边沿不管INV CLK的条件。

I / O CLK传输控制转换到内部状态机在我十上升沿/ O

CLK考虑INV CLK的状况。

当INV CLK = VCC ， I / O CLK时钟的四个输入数据位到输入数据寄存器的前四

FS ↓与第四下降沿后可用的多路地址后落下的I / O CLK的边缘。

当INV CLK = GND ，输入数据位在时钟的前四个上升沿来代替。

上的I / O的信号CLK的第四个上升边缘，所选择的多路输入端的模拟输入电压开始

充电的电容器阵列，并继续这样做，直到I / O的信号CLK的第十下降沿除了在

延长采样周期，其中CSTART的持续时间决定何时结束取样周期。

输出数据的MSB表示后的FS ↓和输出数据位的其余部分改变在第一10上升的I / O的

CLK的边缘regarless INV CLK的状况。

I / O CLK传输控制转换到内部状态机在我十下降沿/ O

CLK考虑INV CLK的状况。

数字信号处理器（DSP）的模

上基准电压（标称VCC）。最大输入电压范围由差确定

适用于REF +以及基准电压之间。

较低的基准电压（标称地）

VCC

正电源电压

端子编号用于D包。

端子编号为DB ，J ，和FK包装。

详细说明

最初，在CS为高电平（无效）， DATA IN和I / O CLK都被禁止， DATA OUT处于高阻

状态。当串行接口使CS为低电平（有效），转换序列开始我启用/ O

CLK和DATA IN和移除数据的输出从高阻抗状态。然后主机提供

4位信道地址到DATA IN和I / O时钟序列到I / O CLK 。在这种转变中，主机序列

接口也接收来自数据从先前的转换结果。 I / O CLK接收输入序列从

这是从10到16个时钟长的主机。第4有效的I / O CLK周期加载输入数据寄存器与

在DATA IN是4位的输入数据中选择所需的模拟信道。接下来的6个时钟周期提供控制

定时进行采样的模拟输入。模拟输入的采样的第一个有效的I / O CLK序列之后举行

十钟。第十个时钟边沿也需要EOC低，开始转换。的确切位置

I / O时钟边沿取决于运作模式。

串行接口

该TLV1548与通用微处理器串行接口，如SPI和QSPI和TMS320兼容

DSP的串行接口。内部锁存标志If_mode进行采样FS的状态在下降沿产生

CS的边缘。 If_mode被设置为1 （微处理器）当FS为高电平，在CS的下降沿，并If_mode

被清零（为DSP ），当FS为低在CS的下降沿。此标志控制我的复用/ O

CLK和状态机复位功能。当与微处理器的接口FS被拉高。

邮政信箱655303

达拉斯，德克萨斯州75265

TLV1544C ， TLV1544I ， TLV1548C ， TLV1548I ， TLV1548M

低电压10位模拟数字转换器

带串行控制和4/8模拟输入

SLAS139C - 1996年12月 - 修订1999年1月

I / O CLK

在I / O CLK可高达10 MHz的大多数的电压范围时，快速I / O是可能的。最大I / O

CLK从2.7 V.表仅限于2.8兆赫的电源电压范围1列出的最大I / O CLK频率

对于所有不同的电源电压范围。这也取决于输入源阻抗。例如， I / O CLK

速度快于2.39兆赫是可以实现的，如果输入源阻抗小于1千欧。

表1.最大I / O CLK频率

VCC

2.7

27V

45V

4.5

最大输入

电阻（最大值）

源阻抗

1 k

100

1 k

100

I / O CLK

2.39兆赫

2.81兆赫

7.18兆赫

10兆赫

微处理器串行接口

从数据输入输入数据位在I / O CLK序列，如果INV CLK的前四个上升沿移入

保持高电位时，该设备是在微处理器接口模式。输入数据位的前四个移入

如果INV CLK为低电平下降的I / O CLK序列的边缘。前一次转换的MSB出现在

DATA OUT在CS的下降沿。其余九位移出下九边（视

在I / O CLK INV CLK ）的状态。十位的数据被发送到通过DATA OUT的主机。

为转换开始最低9.5时钟脉冲是必需的。在第十个时钟的上升沿， EOC

输出变低，并返回到当转换完成时的高逻辑电平;那么结果可以被读

由主机。在第十时钟下降沿，内部逻辑取数据输出低，以确保剩余的

位值是零，如果在I / O CLK转移超过10个时钟长。

CS是串行I / O CLK之间传输无效（高）。每个传输至少需要10个I / O CLK周期。下降

连拍的边缘通过从高阻抗状态除去DATA OUT开始的序列。的上升沿

的CS端被指定的延迟时间之内输出返回数据到高阻抗状态的序列。另外，

CS的上升沿禁用的I / O ，CLK和DATA IN一个建立时间内。 A转换不会开始，直到

第十个I / O CLK上升沿。

在一个持续的周期在规定时间内从高至低跳变对CS中止循环，以及设备

返回到初始状态（输出数据寄存器保存前次转换结果）。 CS不应采取

低接近转换完成，因为输出的数据可能被破坏。

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TLV1544C ， TLV1544I ， TLV1548C ， TLV1548I ， TLV1548M

低电压10位模拟数字转换器

带串行控制和4/8模拟输入

SLAS139C - 1996年12月 - 修订1999年1月

转换时间

≤

10位分辨率ADC

可编程断电

模式。。。 1

宽范围单电源供电

2.7 V DC至5.5 V直流

0 V至V模拟输入范围

内置的模拟多路复用器与8模拟

输入通道

TMS320 DSP和微处理器SPI和

QSPI兼容的串行接口

最终的-转换（ EOC ）标志

固有的采样和保持功能

内建自测试模式

可编程电源和转换率

转换的异步入门

扩展采样

硬件I / O时钟相位调整输入

D组或PW包装

（ TOP VIEW ）

数据输出

DATA IN

I / O CLK

EOC

REF +

REF-

INV CLK

GND

CSTART

DB或j包装

（ TOP VIEW ）

描述

该TLV1544和TLV1548是CMOS 10位

开关电容逐次逼近型（ SAR ）

模拟 - 数字（A / D）转换器。每个器件

有一个片选（ CS ），输入输出时钟（ I / O

CLK），数据输入（DATA IN）和串行数据输出

（数据输出），提供了一个直接的4线

同步串行外设接口（ SPI ，

QSPI ）主微处理器的端口。当

与TMS320 DSP接口，额外的

帧同步信号（FS）表示的起始

串行数据帧。该设备允许高速

来自主机的数据传输。在INV CLK输入

提供用于在串行进一步定时的灵活性

界面。

CSTART

GND

FK包装

（ TOP VIEW ）

EOC

I / O CLK

DATA IN

数据输出

REF +

REF-

INV CLK

20 19

I / O CLK

DATA IN

数据输出

REF +

10 11 12 13

CSTART

INV CLK

除了高速转换器和通用的

控制能力，该设备具有一个片上

11通道多路转换器，可以选择中的任一项

8个模拟输入和三个内部自测试电压的任何一个。采样和保持功能是自动

除了扩展采样周期，其中所述采样周期是由异步的下降沿开始

CSTART 。在A / D转换结束时，转换结束的（平）输出变高，表示

转换完成。的TLV1544和TLV1548被设计成具有广泛供应的操作

电压具有非常低的功耗。省电功能都与一个进一步增强

软件编程的掉电模式和转换率。在设备并入所述转换器

具有差分高阻抗基准输入，方便比率转换，缩放和

隔离从逻辑和电源噪声模拟电路。开关电容的设计让小错误

转换在整个工作温度范围内。

SPI和QSPI是Motorola，Inc.的注册商标。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

1999年，德州仪器

邮政信箱655303

达拉斯，德克萨斯州75265

REF-

GND

EOC

VCC

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低电压10位模拟数字转换器

带串行控制和4/8模拟输入

SLAS139C - 1996年12月 - 修订1999年1月

描述（续）

该TLV1544有四个模拟输入通道，而TLV1548具有8个模拟输入通道。该

TLV1544C和TLV1548C的特点是工作于0 ° C至70 ℃。该TLV1544I和TLV1548I是

特点是工作在-40° C至85°C的工业温度范围内。该TLV1548M是

特点是工作在-55 ° C至125°C的整个军用温度范围。

功能框图

样品

和

锁定功能

10位ADC

（开关电容）

时钟

A0–A7

REF +

1–8

输出数据寄存器

类似物

MUX

自检

参考

输入

数据

控制

逻辑

和

I / O

计数器

10-to-1

数据选择器

数据输出

REF-

DATA IN

EOC

CSTART

INV CLK

I / O CLK

示终端是为DB包。

可选项

包

（ dB）的

0 ° C至70℃

- 40 ° C至85°C

- 55 ° C至125°C

额定功耗表

包

≤

25°C

额定功率

785毫瓦

799毫瓦

604毫瓦

1894毫瓦

1375毫瓦

降额因子

以上TA = 25°C

8.7毫瓦/°C的

8.9

8 9毫瓦/°C的

6.7毫瓦/ C

15.1

15 1毫瓦/°C的

11.0毫瓦/°C的

TA = 70℃

额定功率

393毫瓦

399毫瓦

302毫瓦

1212毫瓦

880毫瓦

TA = 85°C

额定功率

261毫瓦

266毫瓦

201毫瓦

985毫瓦

715毫瓦

TA = 125°C

额定功率

—

379毫瓦

275毫瓦

TLV1548CDB

TLV1548IDB

(D)

TLV1544CD

TLV1544ID

小尺寸

（ PW ）

TLV1544CPW

TLV1544IPW

TLV1548MJ

TLV1548MFK

(J)

（ FK ）

这是传统的结点至环境热阻（ RΘJA ）的倒数。 RΘJA值从德州仪器衍生

特征数据。热电阻是不是生产测试和值给出，仅供参考。

邮政信箱655303

达拉斯，德克萨斯州75265

TLV1544C ， TLV1544I ， TLV1548C ， TLV1548I ， TLV1548M

低电压10位模拟数字转换器

带串行控制和4/8模拟输入

SLAS139C - 1996年12月 - 修订1999年1月

终端功能

终奌站

名字

NO 。

A0–A3

A4–A7

6–9

–

NO 。

1–4

5–8

I / O

描述

模拟输入。模拟输入内部复用。（对于源阻抗大于

1千欧，异步起始应该用来增加采样时间）。

片选。 CS为高电平到低电平的跳变复位内部计数器和控制，使DATA IN ，

DATA OUT和I /最大设定时间内O CLK 。由低到高的转变禁用数据，数据

OUT ，在设置时间内和I / O CLK 。

采样/转换启动控制。 CSTART控制一个模拟输入从采样的开始

选择复用通道。从高至低跳变启动模拟输入信号的采样。一

由低到高的转变提出了采样和保持功能在保持模式，启动转换。 CSTART

是独立的I / O CLK和作品当CS为高。低CSTART时间控制时间

的采样周期对开关电容器阵列。 CSTART连接到VCC，如果不使用。

串行数据输入。该4位串行数据中选择所需的模拟输入和测试电压接下来要被转换的

在一个正常的周期。这些位也可以设置转换率，并启用省电模式。

当在微处理器模式下操作时，输入数据被呈现MSB在前和移入的

第4上升（

（在CS ↓ ）。

G（ INV CLK = VCC）或下降（

G（ INV CLK = GND）的I / O CLK的边缘（

) g

)

当在DSP模式下操作时，输入数据被呈现MSB在前和转移中的前四个

的I / O CLK下降（ INV CLK = VCC）或上升（ INV CLK = GND ）的边缘（ FS ↓之后）。

后的4个输入数据位已被读入的输入数据寄存器， DATA IN被忽略其余

的当前转换周期。

的A / D转换结果的三态串行输出。 DATA OUT处于高阻抗状态时的CS

高，主动当CS为低电平或FS ↓之后（在DSP模式）。一个有效的CS信号，数据被排除掉了

从高阻抗状态和被驱动到对应于MSB或LSB的值的逻辑电平

先前的转换结果。 DATA OUT的下降（微处理器模式）改变或上升（ DSP

模式）边的I / O CLK 。

转换结束。 EOC变为从高到第十上升（微处理器模式）低逻辑电平

或第十坠落的I / O CLK （ DSP模式）的边缘，并保持低电平直到转换完成和数据

准备转移。 EOC也可以表明该转换器是忙。

DSP帧同步输入。 FS表示一个串行数据帧进入或离开该装置的的开始。 FS

接口器件与微处理器时，连接到VCC 。

接地回路的内部电路。所有的电压测量都是相对于GND ，除非另有

指出。

反相时钟输入。 INV CLK被连接到GND时倒立的I / O CLK被用作输入的源

时钟。这将影响微处理器和DSP的接口。 INV CLK连接到VCC ，如果I / O CLK不

反转。 INV CLK也可以调用一个内置的测试模式。

CSTART

DATA IN

数据输出

EOC

GND

INV CLK

端子编号用于D包。

端子编号为DB ，J ，和FK包装。

邮政信箱655303

达拉斯，德克萨斯州75265

TLV1544C ， TLV1544I ， TLV1548C ， TLV1548I ， TLV1548M

低电压10位模拟数字转换器

带串行控制和4/8模拟输入

SLAS139C - 1996年12月 - 修订1999年1月

终端功能（续）

终奌站

名字

NO 。没有。

I / O CLK

I / O

描述

输入/输出时钟。 I / O CLK输入在两个模式中，串行I / O时钟输入，并执行以下

在每个模式中四个功能：

微处理器模式

REF +

REF-

当INVCLK = VCC ， I / O CLK时钟的四个输入数据位到输入数据寄存器的前四

CS ↓后上涨的I / O CLK边缘与之后的第四个上升沿可在多路复用器的地址。

当INV CLK = GND ，输入数据位在时钟的前四个下降沿来代替。

上的I / O的信号CLK的第四个下降沿，对所选择的多路输入端的模拟输入电压开始

充电的电容器阵列，并继续这样做，直到I / O的信号CLK的第十个上升沿，除非在

延长采样周期，其中CSTART的持续时间决定何时结束取样周期。

输出数据位中的前十个改变下跌的I / O时钟边沿不管INV CLK的条件。

I / O CLK传输控制转换到内部状态机在我十上升沿/ O

CLK考虑INV CLK的状况。

当INV CLK = VCC ， I / O CLK时钟的四个输入数据位到输入数据寄存器的前四

FS ↓与第四下降沿后可用的多路地址后落下的I / O CLK的边缘。

当INV CLK = GND ，输入数据位在时钟的前四个上升沿来代替。

上的I / O的信号CLK的第四个上升边缘，所选择的多路输入端的模拟输入电压开始

充电的电容器阵列，并继续这样做，直到I / O的信号CLK的第十下降沿除了在

延长采样周期，其中CSTART的持续时间决定何时结束取样周期。

输出数据的MSB表示后的FS ↓和输出数据位的其余部分改变在第一10上升的I / O的

CLK的边缘regarless INV CLK的状况。

I / O CLK传输控制转换到内部状态机在我十下降沿/ O

CLK考虑INV CLK的状况。

数字信号处理器（DSP）的模

上基准电压（标称VCC）。最大输入电压范围由差确定

适用于REF +以及基准电压之间。

较低的基准电压（标称地）

VCC

正电源电压

端子编号用于D包。

端子编号为DB ，J ，和FK包装。

详细说明

最初，在CS为高电平（无效）， DATA IN和I / O CLK都被禁止， DATA OUT处于高阻

状态。当串行接口使CS为低电平（有效），转换序列开始我启用/ O

CLK和DATA IN和移除数据的输出从高阻抗状态。然后主机提供

4位信道地址到DATA IN和I / O时钟序列到I / O CLK 。在这种转变中，主机序列

接口也接收来自数据从先前的转换结果。 I / O CLK接收输入序列从

这是从10到16个时钟长的主机。第4有效的I / O CLK周期加载输入数据寄存器与

在DATA IN是4位的输入数据中选择所需的模拟信道。接下来的6个时钟周期提供控制

定时进行采样的模拟输入。模拟输入的采样的第一个有效的I / O CLK序列之后举行

十钟。第十个时钟边沿也需要EOC低，开始转换。的确切位置

I / O时钟边沿取决于运作模式。

串行接口

该TLV1548与通用微处理器串行接口，如SPI和QSPI和TMS320兼容

DSP的串行接口。内部锁存标志If_mode进行采样FS的状态在下降沿产生

CS的边缘。 If_mode被设置为1 （微处理器）当FS为高电平，在CS的下降沿，并If_mode

被清零（为DSP ），当FS为低在CS的下降沿。此标志控制我的复用/ O

CLK和状态机复位功能。当与微处理器的接口FS被拉高。

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TLV1544C ， TLV1544I ， TLV1548C ， TLV1548I ， TLV1548M

低电压10位模拟数字转换器

带串行控制和4/8模拟输入

SLAS139C - 1996年12月 - 修订1999年1月

I / O CLK

在I / O CLK可高达10 MHz的大多数的电压范围时，快速I / O是可能的。最大I / O

CLK从2.7 V.表仅限于2.8兆赫的电源电压范围1列出的最大I / O CLK频率

对于所有不同的电源电压范围。这也取决于输入源阻抗。例如， I / O CLK

速度快于2.39兆赫是可以实现的，如果输入源阻抗小于1千欧。

表1.最大I / O CLK频率

VCC

2.7

27V

45V

4.5

最大输入

电阻（最大值）

源阻抗

1 k

100

1 k

100

I / O CLK

2.39兆赫

2.81兆赫

7.18兆赫

10兆赫

微处理器串行接口

从数据输入输入数据位在I / O CLK序列，如果INV CLK的前四个上升沿移入

保持高电位时，该设备是在微处理器接口模式。输入数据位的前四个移入

如果INV CLK为低电平下降的I / O CLK序列的边缘。前一次转换的MSB出现在

DATA OUT在CS的下降沿。其余九位移出下九边（视

在I / O CLK INV CLK ）的状态。十位的数据被发送到通过DATA OUT的主机。

为转换开始最低9.5时钟脉冲是必需的。在第十个时钟的上升沿， EOC

输出变低，并返回到当转换完成时的高逻辑电平;那么结果可以被读

由主机。在第十时钟下降沿，内部逻辑取数据输出低，以确保剩余的

位值是零，如果在I / O CLK转移超过10个时钟长。

CS是串行I / O CLK之间传输无效（高）。每个传输至少需要10个I / O CLK周期。下降

连拍的边缘通过从高阻抗状态除去DATA OUT开始的序列。的上升沿

的CS端被指定的延迟时间之内输出返回数据到高阻抗状态的序列。另外，

CS的上升沿禁用的I / O ，CLK和DATA IN一个建立时间内。 A转换不会开始，直到

第十个I / O CLK上升沿。

在一个持续的周期在规定时间内从高至低跳变对CS中止循环，以及设备

返回到初始状态（输出数据寄存器保存前次转换结果）。 CS不应采取

低接近转换完成，因为输出的数据可能被破坏。

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