TLK2541
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SLLS779B - 2008年1月 - 修订2008年4月
终端功能（续）
终奌站
名字
号
TYPE
描述
接收速率选择。
当拉高或悬空，接收路径预期
操作在约20倍的REFCLK的数据速率。这提供了一种数据速率范围
2.0 2.6 Gbps的。在此模式下，接收的并行总线的宽度为2个字节，或者20
位编码数据或16位的日期加上未编码数据的两个K-状态位。
当拉到低电平，接收路径期望在约10的数据速率进行操作
次REFCLK 。这提供了1.0至1.3 Gbps的数据速率范围。在这种模式下，该宽度
接收的并行总线的是1个字节，或者10位的编码数据或8位的日期加1的K-状态
未编码的数据位。
PRBS通输出。
当PRBSEN启用，该引脚反映了芯片的结果
PRBS验证。当PRBS验证是检测到解串行化数据流
相匹配的PRBS数据模式，那么这个输出变为高电平。如果PRBS验证检测
在所接收的字中的一个或多个比特的PRBS图形此输出不匹配则
变为低电平为时钟周期。
当PRBSEN使能时， PRBSPASS输出我可以锁定或解锁。如果
PRBSPASS不会被锁存，那么PRBSPASS输出将变为低电平只在时钟周期
其中存在于PRBS图形检测到错误。如果PRBSPASS被锁存，然后
该PRBSPASS将变为低电平，并保持低电平检测到错误时。虽然PRBSEN是
活跃， SYNCEN控制PRBSPASS是否被锁定或不锁定。当
SYNCEN高， PRBSPASS进行锁存。当SYNCEN低， PRBSPASS是不
锁存。当处于锁定模式时，切换SYNCEN用于清除锁存
PRBSPASS输出。
当PRBSEN没有启用，那么这个引脚变为FIFO_ERR 。 FIFO_ERR会
活跃每当内部发送FIFO溢或下溢，并保持有效，直到
FIFO的重新初始化自身，其通常需要几个时钟周期。 FIFO_ERR应
从来不去主动除非有过度漂移的TXCLK相对REFCLK上，或
还有就是TX_CLK和REFCLK时钟域之间的频率不匹配。该
TX_CLK可以接受多达相± 1个字节漫步相对REFCLK ，但
TX_CLK一定频率锁定到REFCLK ，并有0 ppm的频率不匹配
与TX_CLK和REFCLK 。发送FIFO时自动重新初始化自身
上电复位或在检测到上溢或下溢。
预加重控制。
选择已被添加到预加重的量
高速串行输出驱动器。左路低或无连接， 5 ％的预加重加。
拉高，20％的预加重的溶液。
模式选择。
这些控制销控制发送并行总线上的数据的格式。
该并行数据可以是在10位的编码形式的8B / 10B的数据在这种情况下，数据
绕过上TLK2541芯片上的8b / 10b的编码逻辑。该数据也可以是
在8位数据的形式加上的K控制位未编码的数据在这种情况下，数据路径
利用上TLK2541芯片上的8b / 10b的编码逻辑。
CTRL0
CTRL1
33
27
输入（ W /下拉）
当芯片上的8b / 10b的编码逻辑是利用，有可用的附加模式
其中， TLK2541可适当维持千兆以太网IEEE802.3 IDLE模式
或者适当地保持光纤通道的ANSI EOF结束帧模式。
CTRL0 =
CTRL0 =
CTRL0 =
CTRL0 =
0,
0,
1,
1,
CTRL1
CTRL1
CTRL1
CTRL1
=
=
=
=
0 ：原始10位或20位编码数据
1 ： 8位或16位未编码数据GigEther模式
0 ： 8位或16位未编码数据光纤通道模式
1：8位或16位的未编码的数据
RXRATE
64
输入（W /拉）
PRBSPASS
/ FIFO_ERR
34
产量
（低电）
PRE
76
输入（ W /下拉）
RXCODE
40
输入（ W /下拉）
RXCODE 。
此控制引脚控制接收并行总线上的数据的格式。
当RXCODE为低时，并行数据将在10位编码中的8B / 10B的数据的形式
这种情况下，数据绕过上TLK2541芯片上的8b / 10b的解码逻辑。当
RXCODE为高时，数据将是未编码的数据中的8位数据的形式加上的K状态
位在此情况下，数据通路是利用片上的8b / 10b的解码器。
SYNCEN启用。
高时，该引脚使昏迷的检测逻辑，以字节对齐
接收机逗号的位置。
SYNCEN
28
输入（W /拉）
2008 ，德州仪器
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