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TLC32044C ， TLC32044E ， TLC32044I ， TLC32044M ， TLC32045C ， TLC32045I

话带模拟接口电路

SLAS017F - 1988年3月 - 修订1995年5月

描述

该TLC32044和TLC32045完成

模拟 - 数字和数字 - 模拟输入和

输出系统的单片CMOS芯片。

该TLC32044和TLC32045整合

带通开关电容抗锯齿输入

滤波器， 14位分辨率的A / D转换器，四

微处理器兼容串行端口模式下，

14位分辨率的D / A转换器和低通

开关电容输出重建滤波器。

该器件提供多种组合

主时钟输入频率和转换/

采样速率，其可以通过数字来改变

处理器控制。

MSTR CLK

REF

DGTL GND

SHIFT CLK

EODX

FSR

EODR

RESET

IN +

3 2

1 28 27 26

12 13 14 15 16 17 18

14位动态范围的ADC和DAC

2的补码格式

可变的ADC和DAC采样率高达

每秒采样19,200

开关电容抗混叠滤波器的输入

和输出重建滤波器

串行端口直接连接

TMS （ SMJ ） 320C17 ， TMS （ SMJ ） 32020 ，

TMS(SMJ)320C25,

和TMS320C30数字信号处理器

同步或异步ADC和

DAC转换率随着可编程

增量型ADC和DAC转换

时序调整

串行端口接口SN74 （ 54 ） 299

串行到并行移位寄存器并行

接口TMS （ SMJ ） 32010 ，

TMS （ SMJ ） 320C15 ，或其他数字

处理器

内部参考正常运行

和外部目的，或可

通过外部参考覆盖

CMOS技术

或N包装

（ TOP VIEW ）

RESET

EODR

FSR

MSTR CLK

REF

DGTL GND

SHIFT CLK

EODX

字/字节

FSX

IN +

IN =

AUX IN +

AUX IN -

OUT +

OUT -

CC +

CC –

ANLG GND

参见机械数据为JT包。

FK或Fn包装

（ TOP VIEW ）

IN =

AUX IN +

AUX IN -

OUT +

OUT -

CC +

CC –

NU - Nonusable ;没有外部连接应使

这些端子（见表2）。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

版权

1995年，德州仪器

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

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达拉斯，德克萨斯州75265

字/字节

FSX

ANLG GND

TLC32044C ， TLC32044E ， TLC32044I ， TLC32044M ， TLC32045C ， TLC32045I

话带模拟接口电路

SLAS017F - 1988年3月 - 修订1995年5月

可选项

包

塑料芯片

支架

（ FN）的

TLC32044CFN

TLC32045CFN

TLC32044EFN

TLC32044IN

TLC32045IN

TLC32044MJ

TLC32044MFK

塑料DIP

(N)

TLC32044CN

TLC32045CN

陶瓷DIP

(J)

芯片载体

（ FK ）

0 ° C至70℃

- 20 ° C至85°C

- 40 ° C至85°C

- 55 ° C至125°C

描述（续）

典型的应用为TLC32044和TLC32045包括用于数字传输语音加密，

语音识别/存储系统，语音合成，调制解调器（ 7.2- ， 8-， 9.6- ， 14.4-和19.2 kHz采样

率），模拟接口，用于数字信号处理器（DSP），工业过程控制，生物医学

仪器，声学信号处理，频谱分析，数据采集，和仪表

刻录机。四个串行模式，允许直接连接到TMS （ SMJ ） 320C17 ， TMS （ SMJ ） 32020 ，

TMS （ SMJ ） 320C25和TMS （ SMJ ） 320C30数字信号处理器，被提供的。另外，当发送和

接收的模拟接口电路（AIC ）的同步操作的部分，将接口到2

SN74 （54）， 299串行到并行的移位寄存器。那么这些串行到并行移位寄存器可以在界面

平行于所述的TMS （ SMJ ） 32010 ，TMS （ SMJ ） 320C15 ，和其它数字信号处理器，或外部的FIFO

电路。输出数据脉冲被发射到通知数据传输完成或以允许处理器

DSP的两个字节的传输区分。柔性控制方案被设置，以使

该TLC32044或TLC32045的功能可以被选择，并通过巧调整与信号处理

软件控制。

抗混叠滤波器的输入包括第八阶，第四阶的CC型（切比雪夫/椭圆过渡）

低通和高通滤波器，分别。输入滤波器中的开关电容技术来实现的

和前面的连续时间滤波器，以消除混叠引起的取样数据的任何可能性

过滤。当只有低通滤波器，高通滤波器可切换出该信号路径的。一

可选择的，辅助的，差分模拟输入被提供给应用程序，其中一个以上的模拟输入是

所需。

该A / D和D / A架构确保无失码和单调的操作。内部基准电压源

提供给简化设计任务，并提供完整的控制权TLC32044或性能

TLC32045 。内部参考电压引出到终端，并提供给设计师。另

提供模拟和数字电源电压和场地，以减少噪音和确保宽动态

范围内。此外，模拟电路路径只包含差分电路，将噪音降到最低。

唯一例外的是DAC的采样和保持，它利用伪差分电路。

输出重建滤波器是一个八阶的CC型（切比雪夫/椭圆过渡低通滤波器）

然后进行第二阶（的SiN x ）/ x内校正滤波器和开关电容技术来实现。这

过滤器之后是连续时间滤波器，以消除数字编码信号的图像。板上

（的SiN x ）/ x内校正滤波器可被切换出使用数字信号处理器的控制信号路径中的，如果需要的话。

该TLC32044C和TLC32045C的特点是工作于0 ° C至70 ℃。该TLC32044E是

特点是工作在 - 20 ° C至85°C 。该TLC32044I和TLC32045I的特点为

操作从 - 40 ° C至85°C 。该TLC32044M的特点是从操作 - 55 ° C至125°C 。

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功能框图

IN +

IN =

AUX IN +

AUX IN -

接收部分

滤波器

串行

PORT

FSR

EODR

MSTER CLK

国内

电压

参考

滤波器

OUT +

OUT -

SIN X / X

更正

SHIFT CLK

字/字节

FSX

D / A

EODX

A / D

发射部分

VCC + VCC - ANLG DTGL VDD

GND接地（数字）

REF

RESET

终端功能

终奌站

名字

ANLG GND

AUX IN +

号

17,18

I / O

描述

模拟地回报所有的内部模拟电路。内部没有连接到GND DGTL 。

同相辅助模拟输入级。 AUX IN +可以切换到带通滤波器和A / D转换

通过软件控制转换器的路径。如果在控制寄存器中的相应位为1时，辅助输入

第i个

T L日

余吨

第i个

T L

我T I

1个

ILI

将取代IN +和 - 输入。如果该位为0时， IN +和 - 输入端将被使用（参照AIC的DX

再花边

在UTS 。

在UTS

数据字格式部分）。

反相辅助模拟输入（参见上面的AUX IN +描述）。

数字地对所有内部逻辑电路。内部没有连接到ANLG GND 。

数据的接收。何被用于发送来自AIC来的TMS320 （ SMJ320 ）串行端口ADC输出位。

这从AIC的TMS320 （ SMJ320 ）传输的比特串行口与SHIFT同步

CLK信号。

数据传输。 DX用于从所述的TMS320收到DAC的输入比特和定时和控制信息

（ SMJ320 ）。这种串行传输的TMS320 （ SMJ320 ）串行端口连接到AIC与同步

移CLK信号。

数据接收完。（见WORD / BYTE描述和串行端口时序图。）在

字模式的定时， EODR是后的A / D转换信息，将16位的立即出现一个低脉冲持续

已转交由AIC的TMS320 （ SMJ320 ）串行端口。 EODR可以用来中断

串行通信的完成时的微处理器。另外， EODR可用于选通和使

外部串行至并行移位寄存器，锁存器，或外部的FIFO RAM的情况，以便并行数据总线

AIC或串行 - 并行移位寄存器之间的通信。在字节模式的定时，

EODR变为低电平后的第一个字节已经从工商局到TMS320 （ SMJ320 ）串行端口传输

并保持低直到第二个字节被发送。该DSP可以使用这个低电平信号到

两个字节区分哪个是第一个并且是第二次。 EODR后不会发生

二次传播。

AUX IN -

DGTL GND

EODR

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终端功能（续）

终奌站

名字

EODX

号

I / O

描述

端到端数据传输的。（见WORD / BYTE描述和串行端口时序图。）在

字模式的定时， EODX的是，经过D的16比特/ A转换器立即出现一个低脉冲持续

和控制或注册信息与TMS320 （ SMJ320 ）串行端口连接到AIC已发送。

EODX可以用来中断完成的串行通信时的微处理器。另外，

EODX可用于选通和使外部串行至并行移位寄存器，锁存器或外部

FIFO RAM中，并促进AIC和串行到并行的并行数据总线的通信

移位寄存器。在字节模式的定时， EODX变低之后的第一个字节已经被从发送

在TMS320 （ SMJ320 ）串行端口连接到AIC和保持低电平，直到第二个字节被发送。该

DSP可以利用这个低电平信号中的两个字节来区分哪个是第一个和其

第二个。

帧同步接收。在串行传输模式，它在字/字节的描述中描述了

FSR是位在传输过程中保持低电平。当FSR变为低电平时， TMS320 （ SMJ320 ）串行端口开始

通过AIC的DR收到来自AIC位。最显著DR位出现在DR前FSR进入

低。（见串行端口时序和内部时序的配置图。） FSR后不会发生

二级通信。

帧同步传输。当FSX变为低电平时， TMS320 （ SMJ320 ）串行端口开始发送的比特的

(

)

通过AIC的DX AIC 。在所有串行传输模式，这在WORD / BYTE说明中描述，

FSX举行比特在传输过程中的低（见串行端口时序和内部配置时序图）。

同相输入到模拟输入放大级

反相输入端的模拟输入放大级

主时钟。 MSTR CLK被用来推导对AIC ，所有关键逻辑信号，例如移位时钟，所述

开关电容滤波器的时钟，并在A / D和D / A的定时信号。内部时序配置

图中显示了这些关键信号导出。这些关键信号的频率是同步的

主时钟频率的分频比，以消除不希望的混叠时采样的模拟信号

开关电容滤波器和A / D和D / A转换器之间传送（参见内部

定时配置图）。

模拟输出功率放大器的同相输出。 OUT +可以驱动变压器混合动力或

高阻抗负载，直接在差分或单端的配置。

模拟输出功率放大器的反相输出。 OUT-在功能上等同于和补充

到OUT + 。

内部基准电压源。内部基准电压带出的REF 。外部电压

参考也可以应用至REF 。

复位功能。 RESET提供初始化TA ， TA ，TB ， RA ， RA ，RB和控制寄存器。复位

启动AIC和DSP之间的串行通信。复位初始化所有AIC寄存器包括

控制寄存器。一个负向脉冲的复位后， AIC寄存器被初始化，以提供一个8千赫

数据转换速率为5.184 MHz的主时钟输入信号。转化率调整寄存器， TA '

和RA “ ，将重置为1，控制寄存器位复位如下（见AIC DX数据字格式部分）：

d9 = 1, d7 = 1, d6 = 1, d5 = 1, d4 = 0, d3 = 0, d2 = 1.

这个初始化允许正常的串口通信的AIC和DSP之间发生。

移位时钟。由主时钟信号频率除以4得到的SHIFT键CLK 。 SHIFT CLK使用

时钟的AIC的串行数据传输，在下面的字/字节的描述说明（见串行

端口时序和内部配置时序图）。

数字供电电压， 5 V

正模拟电源电压，5V

负模拟电源电压， - 5 V

FSR

FSX

IN +

IN =

MSTR CLK

OUT +

OUT -

REF

RESET

I / O

SHIFT CLK

VDD

VCC +

VCC =

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终端功能（续）

终奌站

名字

字/字节

号

I / O

描述

使用与控制寄存器中的一位相结合， WORD / BYTE用于建立四个串行1

模式。这四个串行模式如下所述。

AIC发送和接收部分是异步操作。

当AIC被配置为具有异步发送和接收的下列描述适用于

部分。如果在控制寄存器中的相应数据比特是一个0（将AIC DX的数据字格式部分）

发射和接收部分是异步的。

串行端口接口直接与DSP的串行端口和两个通信

8位字节。操作的顺序如下（见串行端口时序图）。

1. FSX和FSR变为低电平。

2. 1个8位字节被发送或接收一个8位字节。

3. EODX或EODR被拉低。

4. FSX和FSR发出一个积极的帧同步脉冲是4移位时钟周期宽。

5. 1个8位字节被发送或接收一个8位字节。

6. EODX或EODR被拉高。

7. FSX和FSR被拉高。

串口与TMS （ SMJ ） 32020的串行端口直接接口， TMS （ SMJ ） 320C25 ，或

TMS （ SMJ ） 320C30 ，在一个16位字进行通信。该操作序列如下

（见串行端口时序图）：

1. FSX和FSR变为低电平。

2.一个16位的字被发送或接收一个16位字。

3. FSX和FSR被拉高。

4. EODX或EODR发出低向脉冲。

AIC的发射和接收部分同步地进行操作。

如果在控制寄存器中的相应数据位为1，传输和接收部分被构造成

同步的。在这种情况下，带通开关电容滤波器和A / D转换定时衍生

从TX计数器A ， TX计数器B和TA ， TA ' ，和TB寄存器，而不是RX计数器A ， RX计数器

B和RA， RA' ，和RB寄存器。在这种情况下， AIC FSX和FSR定时是在主相同

数据通信;然而， FSR不会二次数据通信过程中断言，因为有

没有新的A / D转换结果。同步操作序列如下（见串行端口定时

图表）。

串行端口接口直接与DSP的串行端口和2个8位通信

字节。操作的顺序如下（见串行端口时序图）：

1. FSX和FSR降为卑。

2. 1个8位字节被发送和接收一个8位字节。

3. EODX和EODR降为卑。

4. FSX和FSR发出积极的帧同步脉冲四个移位时钟周期宽。

5. 1个8位字节被发送和接收一个8位字节。

6. EODX和EODR变为高电平。

7. FSX和FSR变为高电平。

串口与TMS （ SJM ） 32020的串行端口直接接口， TMS （ SMJ ） 320C25 ，或

TMS320C30 ，在一个16位字进行通信。操作的顺序如下（见

串行端口时序图）：

1. FSX和FSR降为卑。

2. 1个16位字的发送和接收一个16位的字。

3. FSX和FSR变为高电平。

4. EODX或EODR发出低脉冲。

由于发射和接收的AIC的部分是现在同步，用另外的AIC的串行端口

NOR和AND门接口2 SN74 （54） 299串行到并行的移位寄存器。接口AIC来

该SN74 （ 54 ） 299移位寄存器允许AIC接口，可外接FIFO RAM和便利的同时，

AIC或数字信号处理器之间的数据总线的通信。的操作顺序是

与上述相同的序列（见串行端口时序图）。

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