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TLC32040M
模拟接口电路
SGLS031 - 1990年5月
高级LinCMOS 硅栅工艺
技术
14位动态范围的ADC和DAC
可变的ADC和DAC采样率高达
19 200每秒采样次数
开关电容抗混叠滤波器的输入
和输出重建滤波器
串行端口直接连接
SMJ320E14 , SMJ32020 , SMJ320C25和
SMJ320C30数字处理器
同步或异步ADC和
DAC转换率随着可编程
增量型ADC和DAC转换
时序调整
串行端口接口SN54299
串行到并行移位寄存器并行
接口SMJ320C10 , SMJ320C15 ,
SMJ320E15 ,或其他数字处理器
套餐
( TOP VIEW )
NU
RESET
EODR
FSR
DR
MSTR CLK
V
DD
REF
DGTL GND
SHIFT CLK
EODX
DX
字/字节
FSX
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
NU
NU
IN +
IN =
AUX IN +
AUX IN -
OUT +
OUT -
V
CC +
V
CC –
ANLG GND
ANLG GND
NU
NU
FK包装
( TOP VIEW )
典型应用该集成电路
包括调制解调器( 7.2- , 8-, 9.6- , 14.4-和
19.2 kHz采样率) ,模拟接口
数字信号处理器(DSP) ,语音识别/存储系统,工业过程控制,
要取得
NU - Nonusable ;无需外部连接应该是
生物医学
这些引脚。
仪器,声学信号处理,频谱分析,数据采集,和仪表
刻录机。四个串行模式,允许直接连接到SMJ320E14 , SMJ32020 , SMJ320C25和
SMJ320C30数字信号处理器,被提供的。另外,当发送和接收的模拟的部分
接口电路(AIC )的同步操作,这将接口到2 SN54299串行 - 并行移位
然后registers.These串行至并行移位寄存器可以在并行接口到SMJ320C10 , SMJ320C15 ,
SMJ320E15 ,其他数字信号处理器,或外部的FIFO电路。输出数据脉冲被发射到通知
该数据传输完成或允许DSP以2传输之间区分的处理器
字节。柔性控制方案被设置,以便能够选择的集成电路的功能和
通过软件控制不约而同地调整与信号处理。
高级LinCMOS是德州仪器的商标。
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
邮政信箱655303
达拉斯,德克萨斯州75265
DX
字/字节
FSX
NU
NU
ANLG GND
ANLG GND
该TLC32040M接口电路是一个完整的
模拟 - 数字和数字 - 模拟输入/
在一个单片CMOS输出系统
芯片。该器件集成了一个带通
开关电容抗混叠滤波器的输入,一个
14-bit-resolution
A / D
转换器
FOUR
微处理器兼容串行端口模式下,
14位分辨率的D / A转换器和低通
开关电容输出重建滤波器。
该器件提供了多种组合
主时钟输入频率和转换/
采样速率,其可以通过数字来改变
处理器控制。
DR
MSTR CLK
V
DD
REF
DGTL GND
SHIFT CLK
EODX
5
6
7
8
9
FSR
EODR
RESET
NU
NU
NU
IN +
4
3 2 1 28 27 26
25
24
23
22
21
20
10
11
19
12 13 14 15 16 17 18
描述
IN =
AUX IN +
AUX IN -
OUT +
OUT -
V
CC +
V
CC –
版权
1990年,德州仪器
4–1
TLC32040M
模拟接口电路
描述(续)
抗混叠滤波器的输入包括七阶和四阶的CC型(切比雪夫/椭圆过渡)
低通和高通滤波器,分别和一个四阶均衡器。输入滤波器中实现
开关电容技术和前面有一个连续时间滤波器,以消除混叠的任何可能性
造成采样数据过滤。当没有过滤期望的话,整个复合过滤器可被切换出
信号路径的。可选择的,辅助的,差分模拟输入提供了应用超过
一个模拟输入是必需的。
该A / D和D / A转换器分别具有14位分辨率。该A / D和D / A架构确保无遗漏
码和单调的操作。设置在TLC32040M缓和设计内部参考电压
任务,并提供完全控制集成电路的性能。内部电压
参考拿出来一针,并提供给设计师。单独的模拟和数字电源电压
并设置为由以减少噪声和确保一个较宽的动态范围。此外,模拟电路路径
只包含差分电路,将噪音降到最低。唯一的例外是在DAC采样
不放,它采用伪差分电路。
输出重建滤波器是一个七阶的CC型(切比雪夫/椭圆过渡低通滤波器
一个四阶均衡器),并且在开关电容技术来实现的。此过滤器之后是
连续时间滤波器,以消除该数字编码信号的图像。
该TLC32040M的特点是从操作 - 55 ° C至125°C 。
功能框图
带通滤波器
IN +
IN =
26
25
24
M
U
X
M
U
X
A / D
串行
PORT
4
5
3
EODR
6
MSTR CLK
接收部分
国内
电压
参考
10
13
12
低通滤波器
+
+
OUT +
OUT-
22
21
14
11
D / A
SHIFT CLK
字/字节
DX
FSX
EODX
FSR
DR
AUX
IN +
23
AUX
IN =
发射部分
20
19
9
18
7
VCC + VCC - ANLG DTGL VDD
GND GND ( DIG )
8
REF
2
RESET
4–2
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达拉斯,德克萨斯州75265
TLC32040M
模拟接口电路
终端功能
名字
ANLG GND
AUX IN +
17, 18
24
I
I / O
描述
模拟地回报所有的内部模拟电路。内部没有连接到GND DGTL 。
同相辅助模拟输入级。该输入可切换到带通滤波器和A / D转换器
通过软件控制路径。如果在控制寄存器中的相应位为1时,辅助输入将取代IN +
和IN - 输入。如果该位为0时, IN +和 - 输入端将被使用(参照AIC DX的数据字格式部分)。
反相辅助模拟输入(参见上面的AUX IN +引脚说明) 。
数字地对所有内部逻辑电路。内部没有连接到ANLG GND 。
O
I
O
该引脚用于传输来自AIC的ADC输出位与TMS320串行端口。这个比特传输
来自AIC的TMS320串行端口与SHIFT CLK信号同步。
该引脚用于接收所述DAC的输入比特和定时和控制从TMS320信息。该系列
从TMS320串行端口连接到AIC变速箱与SHIFT CLK信号同步。
结束数据接收(见字/ BYTE引脚说明和串行端口时序图。 )在
字模式的定时,此信号是经过了A / D转换的信息的16位具有立即出现一个低脉冲持续
被发送的AIC到TMS320串行端口。这个信号可以用来中断微处理器
在串行通信的完成。另外,该信号可以被用来选通,使外部
串行至并行移位寄存器,锁存器,或外部的FIFO RAM中,并以方便的并行数据总线的通信
AIC或串行 - 并行移位寄存器之间。在字节模式时序,该信号变为低电平后,
第一个字节已经发送的AIC到TMS320串行端口,并保持在较低水平,直到第二个字节
已经被发送。的TMS32011或TMS320C17可以使用这个低电平信号之间的区分
两个字节的哪个是第一个并且是第二次。
端到端数据传输的。见字/字节的描述和串行端口时序图。在字模式的定时,
此信号是经过的D / A变换器和控制或寄存器的16位立即发生的低持续脉冲
信息已转交由SMJ320串口的AIC 。这个信号可以用来中断
微处理器完成串行通信时。另外,该信号可以被用来选通和使
外部串行至并行移位寄存器,锁存器或外部的FIFO RAM的情况,以便并行数据总线
AIC或串行 - 并行移位寄存器之间的通信。在字节模式的定时,该信号
变低之后的第一个字节已经被发送从SMJ320串口向AIC和保持低直到
第二个字节被发送。该DSP可以使用这个低电平信号中的两个字节来区分
哪个是第一个并且是第二次。
帧同步接收。在串行传输模式,它在字/字节的描述中, FSR的描述
位在传输过程中保持低电平。当FSR变为低电平时, SMJ320串行端口将开始从接收位
通过AIC的DR引脚AIC 。最显著的DR位将存在于DR前的FSR变低。 (见串行
端口时序和内部时序的配置图。 ) FSR二次沟通后不会发生。
帧同步传输。当该端子为低时, SMJ320串行端口将开始发送比特到AIC
通过AIC的DX 。在所有串行传输模式,这在WORD / BYTE说明中描述, FSX是
持有比特传输过程中的低(见串行端口时序和内部时序配置图)。
同相输入到模拟输入放大级
反相输入端的模拟输入放大级
主时钟信号被用于导出AIC ,所有关键逻辑信号,例如移位时钟,所述
开关电容滤波器的时钟,并在A / D和D / A的定时信号。内部时序配置图
显示了这些关键信号导出。这些关键信号的频率是同步的分频比
主时钟频率,以消除不希望的混叠时采样的模拟信号被传输
开关电容滤波器和A / D和D / A转换器之间(参见内部时序配置) 。
模拟输出功率放大器的同相输出。可以驱动变压器混合动力或高阻抗负载
直接在差分或单端的配置。
模拟输出功率放大器的反相输出。在功能上等同于和补充OUT + 。
内部参考电压被带到了这个终端上。还有一个外部参考电压可以应用
到此端子。
复位功能是提供初始化TA , TA ,TB , RA , RA ,RB和控制寄存器。该复位功能
启动AIC和DSP之间的串行通信。复位功能将初始化所有的寄存器AIC
包括控制寄存器。一个负向脉冲的复位后, AIC寄存器将被初始化为
一个8千赫的数据转换速率为5.184 MHz的主时钟输入信号。转化率调整寄存器,
TA '和RA' ,将被重置为1,控制寄存器位将被重置如下(见AIC DX数据字格式
部分) 。
d7 = 1, d6 = 1, d5 = 1, d4 = 0, d3 = 0, d2 = 1
这个初始化允许正常的串口通信的AIC和DSP之间发生。
AUX IN -
DGTL GND
DR
DX
EODR
23
9
5
12
3
I
EODX
11
O
FSR
4
O
FSX
14
O
IN +
IN-
MSTR CLK
26
25
6
I
I
I
OUT +
OUT-
REF
RESET
22
21
8
2
O
O
I / O
I
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4–3
TLC32040M
模拟接口电路
终端功能(续)
名字
SHIFT CLK
10
I / O
O
描述
由主时钟信号频率除以4得到的移位时钟信号。这个信号被用于时钟
在AIC ,在WORD / BYTE说明书中所描述的串行数据传输(见串行端口时序和
内部时序结构图) 。
数字供电电压, 5 V
±
5%
正模拟电源电压,5V
±
5%
负模拟电源电压, - 5 V
±
5%
I
该端子,在与所述控制寄存器中的位的同时,被用于建立的四个串行模式中的一种。这些
四种模式描述如下。
AIC发送和接收部分是异步操作。
以下的说明适用于当AIC被配置为具有异步发送和接收部分。
如果在控制寄存器中的相应数据比特是一个0(将AIC DX的数据字格式),发送和接收
节将是异步的。
L
串行端口接口直接与DSP的串行端口和2个8位字节通信。
操作的顺序如下(见串行端口定时图)
.
1. FSX和FSR变为低电平。
2. 1个8位字节被发送或接收一个8位字节。
3. EODX或EODR被拉低。
4. FSX和FSR发出一个积极的帧同步脉冲是4个移动时钟周期宽。
5. 1个8位字节被发送或接收一个8位字节。
6. EODX或EODR被拉高。
7. FSX和FSR被拉高。
H
串口与SMJ32020 , SMJ320C25的串行口,或SMJ320C30和直接接口
在一个16位字进行通信。操作的顺序如下(见串行端口定时
图表) :
1. FSX和FSR变为低电平。
2.一个16位的字被发送或接收一个16位字。
3. FSX和FSR被拉高。
4 EODX或EODR发出低向脉冲。
AIC的发射和接收部分同步地进行操作。
如果在控制寄存器中的相应数据位为1时,发射和接收部分将被配置为
同步的。在这种情况下,带通开关电容滤波器和A / D转换定时进行衍生
从TX计数器A , TX计数器B和TA , TA ' ,和TB寄存器,而不是RX计数器A , RX计数器B ,
和RA , RA' ,和RB寄存器。在这种情况下, AIC FSX和FSR定时将在主数据相同
通信;然而, FSR不会被二次数据通信期间断言,因为没有新
A / D转换结果。同步操作序列如下(见串行端口时序图)。
L
串行端口接口直接与DSP的串行端口和2个8位字节通信。该
操作的顺序如下(见串行端口时序图)。
1. FSX和FSR降为卑。
2. 1个8位字节被发送和接收一个8位字节。
3. EODX和EODR降为卑。
4. FSX和FSR发出积极的帧同步脉冲的四个移位时钟周期宽。
5. 1个8位字节被发送和接收一个8位字节。
6. EODX或EODR被拉高。
7. FSX和FSR变为高电平。
H
串口与SMJ32020 , SMJ320C25的串行口,或SMJ320C30和直接接口
在一个16位字进行通信。操作的顺序如下(见串行端口定时
图表) :
1. FSX和FSR降为卑。
2. 1个16位字的发送和接收一个16位的字。
3. FSX和FSR变为高电平。
4. EODX或EODR发出低脉冲。
由于发射和接收的AIC的部分是现在同步,对AIC串行端口,用另外的NOR
和与门,将接口到2 SN54299串行到并行的移位寄存器。接口的AIC到SN54299
移位寄存器允许AIC接口,可外接FIFO RAM和促进并行数据总线通信
AIC或数字信号处理器之间。的操作顺序是相同的上述序列
(见串行端口时序图) 。
VDD
VCC +
VCC =
字/字节
7
20
19
13
4–4
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TLC32040M
模拟接口电路
内部时序配置
主时钟
5.184兆赫(1)
10.368兆赫(2)
20.736兆赫(1)
41.472兆赫(2)
XTAL
OSC
TMS320
DSP
TA注册
(5位)
TA名册
(6比特)
(2S中文全集)
LOW- PASS
交换的
CAP FILTER
CLK = 288千赫
方波
除以4
移位时钟
1.296兆赫(1)
2.592兆赫(2)
可选的外部电路
全双工调制解调器
153.6千赫
时钟(1)
加法器/
减法
(6比特)
除以2
DIVIDE
135
广告
前端
全双工
分带
过滤器
结核病注册
(6比特)
d0, d1 = 0,0
d0, d1 = 1, 1
d0, d1 = 0,1
d0, d1 = 1,0
TX计数器A
[ TA =
9 (1)]
[ TA = 18 ( 2 ) ]
(6比特)
576-kHz
脉冲
TX计数器B
TB = 40 , 7.2千赫
TB = 36 , 8.0千赫
TB = 30 , 9.6千赫
TB = 20, 14.4千赫
TB = 15 , 19.2千赫
D / A
转变
频率
RA注册
(5位)
RA'注册
(6比特)
(2S中文全集)
带通
交换的
CAP FILTER
CLK = 288千赫
方波
加法器/
减法
(6比特)
除以2
RB注册
(6比特)
d0, d1 = 0,0
d0, d1 = 0,1
d0, d1 =
d0, d1 = 1,0
1,1
RX计数器A
[ TA =
9 (1)]
[ TA = 18 ( 2 ) ]
576-kHz
(6比特)
脉冲
RX计数器B
RB = 40 , 7.2千赫
RB = 36 , 8.0千赫
RB = 30 , 9.6千赫
RB = 20 , 14.4千赫
RB = 15 , 19.2千赫
A / D
转变
频率
SCF时钟频率=
主时钟频率
2
×
计数器A的内容
分割带滤波也可以通过软件在SMJ320模拟输入功能之后进行。
这些控制位在AIC DX数据字格式一节中所述。
注:频率1 , 20.736 MHz的用于显示如何153.6千赫(用于市售调制解调器裂带滤波器时钟) ,流行语音
和调制解调器采样信号的频率,以及一个内部288 - kHz的开关电容滤波器的时钟可以被同步,并作为衍生
晶体振荡器频率分频比。由于这些衍生的频率是晶振频率的同步分频,
作为模拟转换器之间的采样的模拟信号传递和开关电容滤波器阶段混叠不会发生。
频2 , 41.472兆赫用来表明AIC能够与高频率的信号,这是用来通过高速数字信号的工作
处理器
.
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    -
    -
    -
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电话:13910052844(微信同步)
联系人:刘先生
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