TLC2551 ， TLC2552 ， TLC2555
5 V ，低功耗， 12位， 400 kSPS时
串行模拟数字转换器具有自功率谱DOWN
SLAS276 -march 2000
D
D
D
D
D
D
最大吞吐量。 。 。 400 KSPS
INL / DNL ：
±1
LSB（最大值） ， SINAD 72分贝，
f
i
= 20 kHz时， SFDR ： 85分贝，女
i
= 20千赫
SPI / DSP兼容的串行接口用
SCLK高达20MHz
5 V单电源
轨到轨模拟输入，500 kHz的带宽
三个方案可供选择：
- TLC2551 - 单声道输入
包顶视图
TLC2551
TLC2552
D
D
D
- TLC2552 - 双通道
Autosweep
- TLC2555 - 单通道带
伪差分输入
优化的DSP模式 - 需要FS只
较低的功耗下的自功率
- 工作电流： 3.5毫安
自功率谱下： 8
A
小型8引脚MSOP和SOIC封装
TLC2555
8
7
6
5
CS
V
REF
GND
艾因
1
2
3
4
8
7
6
5
SDO
FS
V
DD
SCLK
CS / FS
V
REF
GND
AIN0
1
2
3
4
SDO
SCLK
V
DD
AIN1
CS / FS
V
REF
GND
AIN（+ ）
1
2
3
4
8
7
6
5
SDO
SCLK
V
DD
AIN（ - ）
描述
在TLC2551 / 2555分之2552是一个家族的高性能， 12位，低功耗，微型1.5
s,
CMOS
模拟 - 数字转换器（ADC） 。该TLC255x系列采用5 V电源。器件具有单一的，
双或单伪差分输入。该TLC2551具有三态输出片选（ CS ） ，串行输出时钟
（SCLK）和串行数据输出（SDO） ，提供了一个直接的3线接口，最流行的串行端口
主机微处理器（ SPI接口） 。当与DSP接口，一个帧同步信号（FS）被用来指示
串行数据帧的开始。该TLV2552 / 55有一个共同的CS / FS终端。
TLC2551 / 2/5被设计为具有非常低的功率消耗进行操作。节电功能是进一步
增强的自功率关断模式。该产品系列具有现代主机高速串行链路
与SCLK处理器，高达20 MHz 。 TLC255x系列采用SCLK作为转换时钟，从而提供
同步运转许可1.5的最小转换时间
s
使用20 MHz的SCLK 。
可选项
包装设备
TA
8-MSOP
（ DGK ）
TLC2551CDGK
0 ° C至70℃
TLC2552CDGK
TLC2555CDGK
TLC2551IDGK
- 40 ° C至85°C
TLC2552IDGK
TLC2555IDGK
TLC2551ID
TLC2552ID
TLC2555ID
8-SOIC
(D)
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
版权
2000年，德州仪器
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达拉斯，德克萨斯州75265
1
TLC2551 ， TLC2552 ， TLC2555
5 V ，低功耗， 12位， 400 kSPS时
串行模拟数字转换器具有自功率谱DOWN
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功能框图
TLC2551
VDD
REF
REF
AIN0
艾因
S / H
低功耗
12-BIT
SAR ADC
转变
时钟
SCLK
CS
FS
转变
时钟
控制
逻辑
SCLK
CS / FS
控制
逻辑
GND
AIN1
SDO
S / H
低功耗
SAR ADC
SDO
MUX
TLC2552
VDD
GND
TLC2555
VDD
REF
AIN（+ ）
S / H
AIN（ - ）
低功耗
12-BIT
SAR ADC
转变
时钟
SCLK
CS / FS
控制
逻辑
GND
SDO
2
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TLC2551 ， TLC2552 ， TLC2555
5 V ，低功耗， 12位， 400 kSPS时
串行模拟数字转换器具有自功率谱DOWN
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终端功能
TLC2551
终奌站
名字
艾因
CS
号
4
1
I / O
I
I
模拟输入通道
片选。在CS输入高电平到低电平的转换删除一个最大设定时间内从三态SDO 。
CS可以用来在FS销时的专用串行端口被使用。如果TLC2551连接到专用的DSP的串行
端口时，该端口可以接地。
DSP帧同步输入。表示一个串行数据帧的开始的。配合该终端连接到VDD ，如果不使用。
接地回路的内部电路。除非另有说明，所有的电压测量都是相对于GND 。
输出串行时钟。这个终端装置接收来自主处理器的串行SCLK 。
三态串行输出的A / D转换结果。 SDO保持在高阻抗状态，直到CS下降沿。
输出格式是MSB优先。
当FS不使用（ FS = 1 CS下降沿）的MSB在CS下降沿呈现给SDO引脚
输出数据在SCLK的下降沿有效。
当FS时（ FS = 0 CS下降沿）的MSB的下降沿后提交给SDO引脚
FS或CS的下降沿（先发生者为准） 。输出数据在SCLK的下降沿有效。 （这是
通常用于从DSP的活性，FS） 。
VDD
VREF
6
2
I
I
正电源电压
外部基准输入
描述
FS
GND
SCLK
SDO
7
3
5
8
I
I
I
O
TLC2552/55
终奌站
名字
AIN0 / AIN（+ ）
AIN1 / AIN （ - ）
CS / FS
GND
SCLK
SDO
号
4
5
1
3
7
8
I / O
I
I
I
I
I
O
描述
模拟量输入通道0 （正输入TLV2555 ）
模拟输入通道1 （反相输入为TLV2555 ）
片选/帧同步。在CS / FS高到低的过渡去除内的最大延迟3态SDO
时间。
接地回路的内部电路。除非另有说明，所有的电压测量都是相对于GND 。
输出串行时钟。这个终端装置接收来自主处理器的串行SCLK 。
三态串行输出的A / D转换结果。 SDO保持在高阻抗状态，当CS / FS是
之后， CS / FS的下降沿，直到LSB呈现高并呈现输出数据。输出格式是MSB
第一。 SDO的第16个SCLK后返回到高阻状态。输出数据在SCLK下降沿有效。
正电源电压
外部基准输入
VDD
VREF
6
2
I
I
详细说明
在TLC2551 / 2 /15为利用电荷再分配DAC的逐次逼近型（ SAR）型ADC 。图1
出了ADC的简化版本。
采样电容器取得在采样周期上Ain的信号。当转换过程
开始时， SAR控制逻辑和电荷再分配DAC用于加减固定金额收费的
从采样电容，以使所述比较器到平衡状态。当比较器
均衡，在转换完成并产生ADC输出代码。
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详细说明（续）
收费
再分配
DAC
艾因
_
+
控制
逻辑
ADC CODE
GND / AIN （ - ）
图1.简化特区巡回
串行接口
输出数据格式
最高位
D15–D4
转换结果（ OD11 - OD0 ）
D3–D0
不在乎
最低位
输出数据格式为二进制（单极性直二进制） 。
二进制
零标度代码= 000H ， Vcode = GND
满量程代码= FFFh的， Vcode = VREFP - 1 LSB
伪差分输入
在TLC2555工作在伪差分模式。反相输入可以用终端5，可以有
的最大输入纹波
±0.2
五，这通常是用于地面噪声抑制。
控制和定时
启动循环
TLC2551
D
D
当FS的不使用（FS = 1 ，在CS的下降沿） ， CS的下降沿是周期的开始。产量
在SCLK的上升沿数据的变化。这通常用于具有SPI接口的微控制器，
虽然它也可以用于DSP中。单片机的SPI接口应编程为
CPOL = 0 （串行时钟参考接地）和CPHA = 1（数据是在串行时钟的下降沿有效）。
当FS被使用（ FS为从DSP的一个有效信号） ， FS的下降沿是周期的开始。产量
在SCLK的上升沿数据的变化。这通常用于TMS320 DSP系列。如果TLC2551是
连接到一个专用的DSP的串行端口。 CS端子可以接地。
TLC2552/5
CS和FS输入是通过对TLC2552与TLC2555相同的引脚（引脚1 ）访问。在循环开始
通过无论是CS （带SPI接口的微控制器接口）信号或提供的下降沿
FS信号（与TMS320 DSP接口） 。定时为TLC2555很像TLC2551 ，用
除了CS / FS系列。
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详细说明（续）
TLC2552通道MUX复位周期
在TLC2552使用的CS / FS重置AIN复用器。短活跃CS / FS周期（4-7个SCLK ）复位MUX
到AIN0 。如果CS / FS的周期就足以完成转换（16个SCLK加上最大的转换时间） ，
在MUX切换到下一个信道（参见图4，用于定时） 。
采样
该转换器的采样时间为12个SCLK开始5
th
SCLK接收转换器收到后，
积极CS或FS信号（ CS / FS的TLC2552 / 5 ） 。
转变
在TLC2551完成转换以下述方式。该转换在第16个SCLK后开始
边缘。该转换需要1.4
s
使用20 MHz的SCLK加0.1
s
开销。足够的时间（转换）
上升CS / FS边缘，以便没有转换提前终止前，应当允许。
TLC2552输入通道选择切换在每个上升沿CS / FS边缘。该MUX通道可以被重置为AIN0
经由CS / FS如前面的部分中描述的和在图5的输入被采样为12个SCLK ，转化
其结果是在下一个周期内提出了关于性别歧视。还应注意采取足够的时间
样品以避免过早终止转换，发生在一个上升的CS / FS之间的过渡
如果转换是不完整的。
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