【TLC1542 EP ， EP TLC154310位模拟数字转换器与串行控制和11模拟输入SGLS1】,IC型号TLC1543-EP,TLC1543-EP PDF资料,TLC1543-EP经销商,ic,电子元器件-51电子网

TLC1542 EP ， EP TLC1543

10位模拟数字转换器与

串行控制和11模拟输入

SGLS152A - 2004年1月 - 修订2006年2月

控制基线

- 一个封装/测试网站，一个制造

现场

扩展温度性能

-40_C到125_C

提高制造业递减

源（ DMS ）支持

增强型产品变更通知

资质谱系

10位分辨率的A / D转换器

11模拟输入通道

三内建自测试模式

固有的采样和保持功能

总非调整误差。。。

1 LSB（最大值）

片内系统时钟

最终的-转换（ EOC ）输出

终端的兼容TLC542

CMOS技术

GND

DW包装

（ TOP VIEW ）

EOC

I / O时钟

地址

数据输出

REF +

参考=

A10

描述

在TLC1542 -EP和TLC1543 -EP的CMOS 10位开关电容逐次逼近

模拟 - 数字转换器。这些器件具有三个输入端，一个三态输出的芯片选择（CS），输入/输出

时钟（ I / O CLOCK ），地址输入（地址）和数据输出（ DATA OUT ），提供了一个直接的4线

接口到主机处理器的串行端口。在TLC1542 -EP和TLC1543 -EP允许高速数据

需要从主机。

除了高速的A / D转换器和通用的控制能力，该TLC1542 - EP和TLC1543 -EP

有一个片上14通道多路转换器，可以选择11个模拟输入或任何一个3内部中的任一项

自测试电压。采样和保持功能是自动的。在A / D转换结束时，将

最终的转换（ EOC ）输出变为高电平，表示转换完成。合并转换器

在TLC1542 -EP和TLC1543 -EP具有差分高阻抗基准输入的便利

比率转换，缩放，和从逻辑模拟电路的隔离和电源噪声。一

开关电容的设计让整个工作自由空气的温度范围低误差的转换。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

按照JEDEC标准和行业标准组件的资格，以确保可靠的操作在扩展级温度范围。

这包括，但不限于，高加速应力测试（ HAST ）或偏置85/85 ，温度循环，高压釜或无偏HAST ，

电，债券间的生活，和模塑料的生活。这样的资格测试不应该被看作是证明使用本

分量超出规定的性能和环境的限制。

本文件包含在一个以上的阶段上的产品信息

的发展。每个设备的状态显示在网页上的（多个）

指定其电气特性。

版权

2006年，德州仪器

邮政信箱655303

达拉斯，德克萨斯州75265

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TLC1542 EP ， EP TLC1543

10位模拟数字转换器与

串行控制和11模拟输入

可选项

包

小尺寸

（ DW ）

TLC1542QDWREP

{

-40_C到125_C

TLC1543QDWREP

此号码是在产品预览阶段

的发展。

功能框图

REF +

A10

14-Channel

类似物

多路复用器

样品

HOLD

10-Bit

模拟 - 数字

变流器

（开关电容器）

参考=

输入地址

产量

数据

10 ：1的数据

选择和

司机

16个数据

OUT

自检

参考

地址

系统

时钟，

控制逻辑

和I / O

计数器

EOC

I / O时钟

典型等效输入量

采样模式在输入过程中短路阻抗

1千欧（典型值）

A0 A10

CI = 60 pF的典型

（等效输入

电容）

HOLD模式在输入过程中短路阻抗

A0 A10

5 MΩ TYP

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TLC1542 EP ， EP TLC1543

10位模拟数字转换器与

串行控制和11模拟输入

SGLS152A - 2004年1月 - 修订2006年2月

终端功能

终奌站

名字

地址

号

I / O

描述

串行地址输入。一个4位串行地址选择所希望的模拟输入或测试电压即是

接下来的转换。地址数据呈现的MSB第一和转移中的前四个上升沿

的I / O CLOCK 。后的4个地址位已被读出到地址寄存器，该输入被忽略

在当前转换期的剩余期限。

模拟信号输入。的11个模拟输入被加到这些端子上，且在内部多路复用。该

驱动源阻抗应小于或等于1千欧。

片选。在此输入的高电平到低电平的跳变复位内部计数器和控制，并实现数据

输出，地址，和I / O的最大的一个建立时间内时钟加上内部的两个下降沿

系统时钟。由低到高的转变禁止地址和I / A建立时间加上两个内O CLOCK下降沿

内部系统时钟的边沿。

三态串行输出的A / D转换结果。这个输出是高阻状态，当CS

高，主动当CS为低电平。用有效的芯片选择，数据输出是从高阻抗除去

状态和被驱动到对应于先前的转换结果的MSB值的逻辑电平。该

的I / O时钟的下一个下降沿驱动该输出逻辑电平，对应于下一个最显著

位，而其余的比特移出，以便与所述的LSB上出现的I / O CLOCK的第九个下降沿。

上的I / O CLOCK的第十下降沿， DATA OUT被驱动到低逻辑电平以使串行接口数据

超过10个时钟传输产生零为未使用的LSB 。

转换结束。这个输出会从高到低逻辑电平上的第十的I / O时钟的后沿

并保持低电平直到转换完成和数据准备转移。

接地回路终端的内部电路。除非另有说明，所有的电压测量都是

相对于该终端。

输入/输出时钟。此终端接收串行I / O时钟输入，并执行以下四个

功能：

1）时钟的四个输入地址位到地址寄存器在I / O CLOCK的前四个上升沿

与之后的第四个上升沿可复用的地址。

2）在I / O时钟的第四个下降沿，对所选择的多路输入端的模拟输入电压开始

充电的电容器阵列，并继续这样做，直到I / O CLOCK的第十下降沿。

3）移出的数据从先前的转换数据的其余9位。

4），它可以将转换到第十时钟的下降沿的内部状态控制器的控制。

上基准电压值（通常为VCC）被施加到该端子。最大输入电压

范围被施加到该端子上的电压和施加的电压之间的差来确定

到REF - 终端。

下基准电压值（标称地）被施加到该端子。

正电源电压

A0 A10

1 9,

11, 12

数据输出

EOC

GND

I / O时钟

REF +

参考=

VCC

详细说明

随着芯片选择（ CS ）无效（高），地址和I / O时钟输入初始状态是禁止和DATA OUT

处于高阻抗状态。当串行接口使CS有效（低电平）时，转换序列开始

与I / O CLOCK和ADDRESS和消除数据的输出从高阻抗状态的实现。

串行接口则提供了4位通道地址，地址和I / O CLOCK序列I / O

CLOCK 。在这种转变中，串行接口还接收来自数据输出之前的转换结果。

的I / O时钟接收一个输入序列，该序列是10至16个时钟周期长从主机串行接口。

第4的I / O时钟装入地址寄存器与地址的4位地址，则选择所需的

模拟信道，并且接下来的6个时钟提供采样模拟输入的控制时序。

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10位模拟数字转换器与

串行控制和11模拟输入

详细说明（续）

有六个基本串行接口定时模式，可以与该设备一起使用。这些模式确定

通过I / O CLOCK和CS的操作速度，如表1中。这些模式包括：

快速模式下的转换周期之间有10时钟传输和CS无效（高），

快速模式下10时钟传输和CS有效（低电平）持续，

快速模式转换周期之间的11至16时钟传输和CS无效（高），

快速模式下用16个时钟传输和CS有效（低电平）持续，

慢速模式下使用11至16时钟传送和转换周期之间CS无效（高），以及

慢速模式16时钟传输和CS有效（低电平）持续。

前一次转换的MSB出现在DATA OUT在CS的下降沿模式1 ，模式3和

方式5中，对EOC的上升沿在模式2和模式4中，并按照第十六时钟的下降沿

模式六，其余九位被移出上的I / O CLOCK下九下降沿。十位的数据

被发送到通过DATA OUT主机的串行接口。所用的串行时钟脉冲的数量也

取决于操作模式，但对于转换开始至少10个时钟脉冲是必需的。

在第十时钟下降沿， EOC输出变低，并返回到高逻辑电平，当转换

是完整的，其结果可以由主机读出。此外，在第十个时钟下降沿，内部逻辑发生

DATA OUT低，以确保剩余的比特的值是零，当在I / O时钟传输多于

10个时钟周期长。

表1列出了操作模式相对于CS， I / O的串行传送时钟数的状态下

可以被使用，并且定时边缘上先前转换的MSB出现在输出端。

表1模式操作

模式

模式1

模式2

快捷方式

模式3

模式4

SLOW模式

模式5

MODE 6

高转换周期之间

持续低

高转换周期之间

持续低

高转换周期之间

持续低

数

I / O时钟

11至16

MSB AT DATA OUT

CS下降沿

EOC上升沿

CS下降沿

EOC上升沿

CS下降沿

第16个时钟下降沿

定时

图

图9

图10

图11

图12

图13

图14

这些边缘也开始串行接口通信。

不超过16个时钟应该被使用。

快捷方式

该装置是在快速模式时，串行I / O时钟的数据传送完成时，转换之前

完成。用一个10时钟串行传送，该设备可以在快速模式下仅运行，因为一个转换不

开始，直到第十I / O时钟的下降沿。

模式1 ：快速模式， CS无效（高）转换周期之间， 10小时转移

在这种模式中， CS为串行I / O时钟传输之间无效（高），并在每次传送是10个时钟周期长。该

CS的下降沿通过从高阻抗状态除去DATA OUT开始的序列。上升沿

CS的端部通过在指定的延迟时间之内输出返回数据到高阻抗状态的序列。

另外， CS的上升沿禁用一个建立时间加上两个所指的I / O CLOCK和ADDRESS端子

内部系统时钟的边沿。

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10位模拟数字转换器与

串行控制和11模拟输入

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模式2：快速模式， CS有效（低电平）不断， 10小时转移

在这种模式下， CS为串行I / O时钟传送之间有效（低），每个传输10个时钟周期长。后

最初的转换周期， CS保持有效（低电平）进行后续的转换; EOC的上升沿，然后

通过从低逻辑电平去除DATA OUT ，从而使先前的MSB开始的每个序列

转换到立即出现在这个输出。

模式3 ：快速模式，转换周期之间CS无效（高）， 11至16时钟传送

在这种模式中， CS为串行I / O时钟传输之间无效（高），并且每个传输可以是11到16个时钟

长。 CS的下降沿通过从高阻抗状态除去DATA OUT开始的序列。该

CS的上升沿通过在指定的输出数据返回到高阻抗状态结束该序列

延迟时间。另外， CS的上升沿禁用一个建立时间内的I / O CLOCK和ADDRESS端子

加上两个属于内部系统时钟的边沿。

模式4：快速模式， CS有效（低电平）不断， 16小时转移

在这种模式下， CS为串行I / O时钟传输，每个传输必须是正好16个时钟之间有效（低电平）

长。初始转换周期结束后， CS保持有效（低电平）进行后续的转换;的上升沿

EOC然后通过从低逻辑电平去除DATA OUT ，允许的最高有效位开始的每个序列

前一次转换马上出现在这个输出。

SLOW模式

在低速模式下，转换为串行I / O时钟数据传送结束之前完成。慢

模式最少需要11个时钟的传输到I / O CLOCK和第十一时钟的上升沿必须发生

之前的转换期结束;否则，该设备失去与主机的串行同步

接口和CS必须被切换到初始化系统。在I / O CLOCK的第十一个上升沿绝

发生在9.5

第十后我/ O时钟下降沿。

模式五：低速模式下，转换周期之间CS无效（高）， 11至16时钟传送

在这种模式中， CS为串行I / O时钟转移和各传送可以是11到16个时钟之间无效（高）

长。 CS的下降沿通过从高阻抗状态除去DATA OUT开始的序列。该

CS的上升沿通过在指定的输出数据返回到高阻抗状态结束该序列

延迟时间。另外， CS的上升沿禁用一个建立时间内的I / O CLOCK和ADDRESS端子

加上两个属于内部系统时钟的边沿。

MODE 6 ：低速模式下， CS有效（低电平）不断， 16小时转移

在这种模式下， CS为串行I / O时钟传输，每个传输必须是正好16个时钟之间有效（低电平）

长。初始转换周期结束后， CS保持有效（低）于以后的转换。的下降沿

第十六个I / O CLOCK然后从低状态删除数据输出，允许开始每个序列

前一次转换的MSB立即出现在DATA OUT 。该设备然后准备进行下一次

通过串行接口启动的16个时钟传送。

地址位

对于在下一个转换周期中的4位的模拟信道选择地址被呈现给地址端子

（ MSB在前），并移入地址寄存器上的I / O CLOCK的前四个前缘。此地址

选择的14个输入（ 11路模拟输入或三个内部测试输入）之一。

模拟输入和测试模块

11个模拟输入和三个内部测试输入由根据14通道多路复用器选择

作为示于表2和3中的输入多路转换器的输入地址是一个突破前先型，以减少

输入 - 输入噪声注入，频道切换造成。

模拟输入的采样开始的第四个的I / O时钟的下降沿，并取样持续6

I / O时钟周期。将样品保持在第十的I / O时钟的下降沿。这三个测试输入是

加到多路转换器，采样，并转换成以相同的方式作为外部模拟输入。

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