【TL16C752B3.3 V双64字节FIFO的UARTSLLS405A - 1999年12月 - 】,IC型号TL16C752BPTG4,TL16C752BPTG4 PDF资料,TL16C752BPTG4经销商,ic,电子元器件-51电子网

TL16C752B

3.3 V双64字节FIFO的UART

SLLS405A - 1999年12月 - 修订2000年8月

引脚兼容ST16C2550带

其他增强功能

高达1.5 Mbps的波特率时使用

水晶（ 24 MHz输入时钟）

高达3 Mbps的波特率时使用

振荡器或时钟源（ 48 MHz输入

时钟）

64字节的发送FIFO

64字节的接收FIFO ，错误FL AGS

可编程的，可选的发送和

收到DMA FIFO触发水平和

中断产生

可编程的接收FIFO触发电平

软件/硬件流控制

软件/硬件溢流控制

- 可编程XON / XOFF字符

- 可编程的自动RTS和自动CTS

可选的数据流继续通过X开任何

性格

DMA信令功能为两个

接收和发送数据

支持3.3 V操作

软件可选波特率发生器

预分频器提供了额外的4分

功能

快速访问时间2时钟周期IOR / IOW

脉冲宽度

可编程的睡眠模式

可编程的串行接口

特征

- 5 ，6，7 ，或8位字符

- 偶，奇或无奇偶校验位产生

检测

- 1， 1.5或2个停止位

错误的起始位检测

在完整的状态报告功能

正常和睡眠模式

行中止的产生和检测

内部测试和环回功能

完全中断优先级控制系统

MODEM控制功能（ CTS ， RTS ， DSR ，

DTR ， RI ，和CD ）

包

（ TOP VIEW ）

48 47 46 45 44 43 42 41 40 39 38 37

TXRDYA

VCC

RIA

CDA

DSRA

CTSA

RXB

RXA

TXRDYB

TXA

TXB

OPB

CSA

CSB

13 14 15 16 17 18 19 20 21 22 23 24

RESET

DTRB

DTRA

RTSA

OPA

RXRDYA

INTA

INTB

NC - 无内部连接

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

版权

2000年，德州仪器

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

XTAL1

XTAL2

IOW

国开行

GND

RXRDYB

IOR

DSRB

RIB

RTSB

CTSB

邮政信箱655303

达拉斯，德克萨斯州75265

TL16C752B

3.3 V双64字节FIFO的UART

SLLS405A - 1999年12月 - 修订2000年8月

描述

该TL16C752B是双通用异步接收器/发送器（UART）与64字节的FIFO ，自动

硬件/软件流控制和数据传输速率高达3Mbps的。该TL16C752B提供了增强的功能。它有

发送控制寄存器（ TCR ），其存储接收FIFO阈值电平，以在启动/停止传输

硬件和软件流控制。与FIFO RDY寄存器，该软件得到TXRDY / RXRDY状态

对于在一个存取所有四个端口。片内的状态寄存器为用户提供错误指示，操作

状态，和调制解调器的接口的控制。系统的中断可能会进行调整，以满足用户的要求。内部

环回功能实现车载诊断。

UART的发送数据，发送给它通过外围8位总线，在TX信号和接收到的字符

RX信号。字符可以被编程为5 ，6，7 ，或8位。 UART有一个64字节的接收FIFO

和发送FIFO ，并且可以编程，以中断在不同的触发电平。 UART产生它自己的

基于一个可编程分频器和它的输入时钟所需的波特率。它可以传输偶，奇或无奇偶校验

1 ， 1.5或2个停止位。接收器可以检测到断线，闲置，或帧错误， FIFO溢出，奇偶校验错误。

该发射器可以检测到FIFO下溢。该UART还包含调制解调器控制软件界面

操作，并具有软件流控制和硬件流控制功能。

该TL16C752B可在一个48引脚PT （ LQFP ）封装。

终端功能

终奌站

名字

CDA ， CDB

号

40, 16

I / O

描述

地址0选择位。内部寄存器地址选择

地址1选择位。内部寄存器地址选择

地址2选择位。内部寄存器地址选择

载波检测（低电平有效）。这两个输入与UART通道A和B的低相关联

这些引脚表示一个载波已被调制解调器检测到某个通道。这些输入的状态

是反映到调制解调器状态寄存器（ MSR ）。

芯片选择A和B （低电平有效）。这些引脚使用户CPU和TL16C752B之间的数据传输

对于信道（多个）处理。每个UART （ A，B）是通过提供一种低的处理

各自的CS A和B的CS引脚。

清除发送（低电平有效）。这两个输入与UART通道A和B的逻辑低相关

在CTS引脚指示调制解调器或数据集准备接受来自752B发送数据。状态可以

通过读取MSR位4.测试这些引脚只影响发送和接收时自动操作CTS

功能是通过增强特性寄存器（ EFR ）的第7位使能，用于硬件流控制操作。

数据总线（双向）。这些引脚是8位，三态数据总线传输信息或从

控制CPU 。 D0是最低显著位和一个发送的第一个数据位或接收的串行数据

流。

数据设置就绪（低电平有效）。这两个输入与UART通道A和B的逻辑低相关

在这些引脚指示调制解调器或数据集上电，并准备好与UART的数据交换。

这些输入的状态被反映在调制解调器状态寄存器（ MSR）

数据终端就绪（低电平有效）。这两个输出与UART通道A和B. A相关

这两个引脚上的逻辑低电平表示该752B上电，并准备好了。这些引脚可以通过被控制

调制解调器控制寄存器。写1到MCR位0套DTR输出为低电平，使调制解调器。该

这些引脚输出写0到MCR位0或复位后后高。

信号和电源地

中断A和B （高电平有效）。这些引脚提供独立的通道中断， INT A和INT B. A和B

在中断使能寄存器使能启用时， MCR位3设置为逻辑1时，中断源

（ IER ）。中断条件包括：接收错误，可接收缓冲区的数据，可用的发送缓冲区

空间或当一个调制解调器状态标志被检测到。 INTA - B在复位后为高阻态。

读取输入（低电平有效选通）。高到IOR低转换会加载一个内部寄存器的内容

地址位A0 -A2用于通过外部CPU访问限定到TL16C752B数据总线（ D0-D7 ）。

CSA ， CSB

10, 11

CTSA ， CTSB

38, 23

D0–D4

D5–D7

44–48,

1–3

I / O

DSRA ， DSRB

39, 20

DTRA ， DTRB

34, 35

GND

PWR

INTA ， INTB

30, 29

IOR

邮政信箱655303

达拉斯，德克萨斯州75265

TL16C752B

3.3 V双64字节FIFO的UART

SLLS405A - 1999年12月 - 修订2000年8月

终端功能（续）

终奌站

名字

IOW

号

I / O

描述

写输入（低电平选通）。低到高IOW转型将传输数据总线的内容（ D0 - D7 ）

从外部CPU到内部寄存器，由地址定义的位A0 -A2和CSA和CSB

用户定义的输出。此功能与通道A相关和B这些引脚的状态

通过MCR寄存器的软件设置用户定义的位3， INTA -B设置为工作模式

和OP为逻辑0时， MCR- 3被设定为逻辑1， INTA - B被设置为三态模式和OP为逻辑

1 ，当MCR - 3设置为逻辑0。见第3位，调制解调器控制寄存器（ MCR位3 ）。这两个引脚的输出

复位后高。

复位。复位后，内部寄存器和所有的输出。 UART发送器输出和

接收器输入在复位期间被禁用。见TL16C752B外部复位条件进行初始化

详细信息。 RESET为高电平有效的输入。

环形指示灯（低电平有效）。这两个输入与UART通道A和B的逻辑低相关

这些引脚上，表明调制解调器接收到来自电话线路的振铃信号。低到高的转变

在这些输入引脚产生调制解调器状态中断，如果启用。这些输入的状态反映在

调制解调器状态寄存器（ MSR ）

请求发送（低电平有效）。这两个输出与UART通道A和B的低相关联

在RTS引脚指示发送的数据就绪并等待发送。在调制解调器控制写入1

寄存器（ MCR位1 ）设置这些引脚为低电平，表示数据可用。复位后，这些引脚置为高电平。

这些引脚仅影响发送和接收操作时，自动RTS功能通过启用

增强功能寄存器（ EFR ）第6位，硬件流控制操作。

接收数据输入。这些输入与串行数据通道的752B相关联。在

本地环回模式下，这些RX输入引脚被禁用，TX数据内部连接到UART RX

输入内部。

接收就绪（低电平有效）。 RXRDY甲乙变为低电平时，触发水平已经达到或超时

中断发生。他们变高，当RX FIFO为空或有在RX FIFO的错误。

传输数据。这两个输出与从752B的串行发送信道的数据相关联。中

本地环回模式下，TX输入引脚被禁用， TX数据内部连接到UART RX输入。

发送就绪（低电平有效）。 TXRDY甲乙变低时，有空格，至少触发电平数字

可用。它们变为高时，在TX缓冲器已满。

电源输入。

晶振或外部时钟输入。 XTAL1用作晶体输入或用作外部时钟输入。晶体可

连接XTAL1和XTAL2之间以形成一个内部振荡器电路（参见图10）。另外，

外部时钟可以连接到XTAL1上，以提供定制的数据速率。

输出晶振或缓冲时钟。见XTAL1 。 XTAL2用作晶体振荡器的输出

或缓冲的时钟输出。

OPA ， OPB

32, 9

RESET

RIA ， RIB

41, 21

RTSA ， RTSB

33, 22

RXA ， RXB

RXRDYA ，

RXRDYB

TXA ， TXB

TXRDYA ，

TXRDYB

VCC

XTAL1

5, 4

31, 18

7, 8

43, 6

XTAL2

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TL16C752B

3.3 V双64字节FIFO的UART

SLLS405A - 1999年12月 - 修订2000年8月

功能框图

调制解调器控制信号

控制信号的

公共汽车

接口

控制

和

状态块

状态信号

除数

控制信号的

状态信号

波特率

发电机

UART_CLK

接收FIFO

64-Byte

接收器模块

逻辑

投票

逻辑

发送FIFO

64-Byte

发送器

逻辑

注：投票逻辑判断接收的数据是否是它需要三个样品的RX线的逻辑1或0 ，并且采用了多数表决来决定

的逻辑电平接收。表决逻辑在收到所有位。

功能说明

该TL16C752B UART是引脚兼容的UART ST16C2550 。它提供了更多的增强功能。所有

附加功能都是通过一个特殊的增强功能寄存器提供。

UART将执行从外围设备或串行到并行数据的字符转换接收到的

调制解调器和并行到平行于由所述处理器发送的数据的字符的转换。完整

该TL16C752B UART的每个信道的状态可以功能性操作的过程中的任何时间读取

处理器。

该TL16C752B可以放置在另一种方式中（ FIFO模式）缓解过多的软件的处理器

开销缓冲接收/发送的字符。接收器和发射器的FIFO可以存储最多

到64个字节（包括每对接收FIFO字节错误状态三个附加位）和有可选择的

或可编程的触发点。主输出RXRDY和TXRDY允许DMA传输的信号。

该TL16C752B可选择的硬件流控和软件流控制。硬件流控制

显著降低软件开销，通过自动控制串行数据提高了系统的效率

流量使用RTS输出和CTS输入信号。软件流控制通过自动控制数据流

可编程XON / XOFF字符。

UART包括一个可编程的波特率发生器，可通过划分定时参考时钟输入

1 ，（2之间除数

–1).

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TL16C752B

3.3 V双64字节FIFO的UART

SLLS405A - 1999年12月 - 修订2000年8月

功能说明（续）

触发水平

该TL16C752B提供独立的可选择和可编程的触发水平为接收器和

发送DMA和中断的产生。复位后，发射器和接收FIFO被禁止，因此，

实际上，触发电平是一个字节的缺省值。可选择的触发电平通过FCR可用。

可编程触发电平通过TLR可用。

硬件流控制

硬件流控制包括自动CTS和自动RTS的。自动CTS和自动RTS可以启用/

独立地编程EFR禁用[7：6 ] 。

与自动CTS ， CTS必须是活动前的UART发送数据。

自动RTS只激活RTS输出时，有足够的空间在FIFO接收数据并停用

RTS输出时的RX FIFO足够充分。在TCR中止和恢复的触发水平决定

在RTS有效的水平/停用。

如果两个自动CTS和自动RTS被启用，当RTS连接到CTS ，数据传输不会发生

除非接收FIFO中有空间。因此，溢出错误在硬件流控制消除。

如果未启用，如果发送的数据速率超过接收FIFO服务等待时间发生溢出错误。

自动RTS

自动RTS数据流控制起源于接收器块（参见功能框图）。图1示出的RTS

功能时序。在自动RTS使用的接收FIFO触发电平都存储在TCR 。 RTS是积极的，如果

RX FIFO水平低于TCR暂停触发电平[ 3 ： 0 ] 。当接收FIFO HALT触发电平达到，

RTS无效。发送设备（如另一个UART）可触发电平后发送一个额外的字节

达到（假定发送UART有另一个字节发送），因为它可能无法识别

RTS ，直到它的无效已经开始发送额外的字节。 RTS就自动重新一次

接收FIFO到达TCR设定的RESUME触发电平[7 ： 4 ] 。重新有效使发送

设备恢复传输。

开始

字节n

停止

开始

字节n + 1

停止

开始

RTS

IOR

N+1

注： 1， N =接收FIFO触发电平

2.以虚线的两个块覆盖其中一个附加字节被作为自动RTS描述发送的情况。

图1. RTS功能时序

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