【TL16C2550www.ti.comSLWS161D - 2005年6月 - 修订2006年10月】,IC型号TL16C2550IPFBRG4,TL16C2550IPFBRG4 PDF资料,TL16C2550IPFBRG4经销商,ic,电子元器件-51电子网

TL16C2550

www.ti.com

SLWS161D - 2005年6月 - 修订2006年10月

1.8 V至5 V双UART，具有16字节FIFO

特点

可编程的自动RTS和自动CTS

在自动CTS模式， CTS控制发送器

在自动RTS模式下， RCV FIFO的内容，并

阈值控制RTS

串口和调制解调器控制输出驱动一个

RJ11电缆直接在设备上

相同的功率降

能够运行所有现有的的

TL16C450软件

复位后，所有寄存器是相同的

TL16C450寄存器集

高达24 MHz的时钟速率高达1.5兆波特

操作与V

= 5 V

高达20 MHz的时钟速率可达

1.25波特操作使用V

= 3.3 V

高达16 MHz的时钟速率高达1兆波特

操作与V

= 2.5 V

高达10 MHz的时钟速率高达625千波特

操作与V

= 1.8 V

在TL16C450模式下，按住Shift键并

寄存器无需精确

CPU和串口之间的同步

数据

可编程的波特率发生器允许

任何输入参考时钟由1至科

- 1 ），并产生一个内部16 ×时钟

标准异步通信位

（启动，停止和奇偶校验）添加或删除

从串行数据流

5 V ， 3.3 V ， 2.5 V和1.8 V操作

独立的接收器时钟输入

发送，接收，线路状态和数据集

中断独立控制

完全可编程的串行接口

特性：

- 5-，6-， 7-或8位的字符

- 偶数，奇数或无奇偶校验位产生

检测

- 1- ， 1 1/ 2 - ，或2-停止位产生

- 波特率产生（ DC到1兆位/秒）

假起始位检测

完整的状态报告功能

三态输出TTL驱动能力。

双向数据总线和控制总线

行中止的产生和检测

内置诊断功能：

- 环回控制的通信

链路故障隔离

- 中断，奇偶，溢出和帧错误

模拟

完全中断优先级控制系统

MODEM控制功能（ CTS ， RTS ， DSR ，

DTR ， RI和DCD ）

可提供48引脚TQFP （ PFB ）， 32引脚QFN

（ RHB ），或44引脚PLCC （ FN ）

(1)

套餐

引脚兼容TL16C752B （ 48引脚

包装PFB ）

（ 1 ）产品预览

应用

销售点的终端

游戏终端

便携式应用

路由器控制

蜂窝数据

工厂自动化

描述

该TL16C2550是双通用异步

接收器和发送器（UART）。它采用了

两个TL16C550D个UART功能，每个UART

有它自己的寄存器组和FIFO 。两

UART接口只共享数据总线接口和时钟

源，否则他们独立运作。

对于UART功能的另一个名字是异步

通信单元（ACE）以及这些术语

将被可互换地使用。这种大头

文件描述了每个ACE的行为，用

认识两个这样的设备

掺入TL16C2550 。

请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用

仪器的半导体产品和免责条款及其出现在此数据表的末尾。

PRODUCTION数据信息为出版日期。

产品符合占德州条款规范

仪器标准保修。生产加工过程中不

不一定包括所有参数进行测试。

TL16C2550

www.ti.com

SLWS161D - 2005年6月 - 修订2006年10月

每一ACE是一个速度和电压范围升级

该TL16C550C ，这又是一个功能

升级TL16C450的。功能上等同于

上电或复位TL16C450 （单个字符

或TL16C450模式），每个ACE可以被放置在一个

交替FIFO模式。这减轻了CPU的

通过缓冲收到过多的软件开销

并为传送的字符。每个接收器和

发射器最多存储16个字节在各自

FIFO中，与接收FIFO其中包括三个

每字节的额外的比特错误状态。在FIFO中

模式下，可选择的自动流控功能，可

显著降低软件的过载，并增加

通过自动序列控制系统效率

使用RTS ＃之间的握手数据流

输出和CTS ＃的输入，从而消除超支

接收FIFO 。

每个ACE上执行串行到并行转换

从外围设备或调制解调器接收到的数据

并存储在它的接收缓冲器中的并行数据或

FIFO中，并且每个ACE的执行并行 - 串行

从CPU储存后发送的数据转换

在其发射缓冲器或FIFO的并行数据。该

CPU可以在任何时候读取任何ACE的状态。

每个ACE包含完整调制解调器控制

能力和处理器中断系统，可以

可以针对该应用程序。

每个ACE包含一个可编程的波特率

发生器能够将一参考时钟。

除数为165535 ，从而产生一个16 ×

内部基准时钟与发送器和

接收器逻辑。每个ACE容纳多达一

1.5波特的串行数据速率（ 24 MHz输入时钟）。如

的基准点，该速度将产生一个

667纳秒位时间和一个6.7微秒的字符的时间（如图8所示， N，1

串行数据），与24的内部时钟运行

兆赫。

每个ACE有一个TXRDY ＃和RXRDY ＃输出

可用于连接到一个DMA控制器。

PFB包装

（ TOP VIEW ）

48 47 46 45 44 43 42 41 40 39 38 37

TXRDYA

RIA

CDA

DSRA

CTSA

RXB

RXA

TXRDYB

TXA

TXB

OPB

CSA

CSB

13 14 15 16 17 18 19 20 21 22 23 24

TL16C2550PFB

RESET

DTRB

DTRA

RTSA

OPA

RXRDYA

INTA

INTB

NC - 无内部连接

FN包装

（ TOP VIEW ）

TXRDYA

DSRA

CTSA

1 44 43 42 41 40

RXB

RXA

TXRDYB

TXA

TXB

OPB

CSA

CSB

RIA

CDA

XTAL1

XTAL2

IOW

国开行

GND

RXRDYB

IOR

DSRB

RIB

RTSB

CTSB

RESET

DTRB

DTRA

RTSA

OPA

RXRDYA

INTA

INTB

TL16C2550FN

18 19 20 21 22 23 24 25 26 27 28

XTAL1

XTAL2

RXRDYB

DSRB

CTSB

RTSB

IOW

国开行

GND

IOR

RIB

提交文档反馈

TL16C2550

www.ti.com

SLWS161D - 2005年6月 - 修订2006年10月

RHB包装

（ TOP VIEW ）

RXB

RXA

TXA

TXB

CSA

CSB

CTSA

RESET

RTSA

INTA

INTB

TL16C2550RHB

IOW

GND

IOR

XTAL1

NC - 无内部连接

注： 32引脚RHB包不提供访问DSRA ， DSRB ， RIA ， RIB ， CDA ， CDB投入， OPA ， OPB ，

RXRDYA ， RXRDYB ， TXRDYA ， TXRDYB ， DTRA ， DTRB输出。

TL16C2550框图

XTAL2

UART通道A

A2 A0

D7 D0

CSA

CSB

IOR

IOW

INTA

INTB

TXRDYA

TXRDYB

RXRDYA

RXRDYB

RESET

波特

率

根

UART的REG

16字节TX FIFO

数据总线

接口

UART通道B

TXB

CTSB

OPB ， DTRB

DSRB ， RIB ，国开行

RTSB

16字节RX FIFO

RXB

波特

率

根

UART的REG

16字节TX FIFO

TXA

CTSA

OPA ， DTRA

DSRA ， RIA ， CDA

RTSA

16字节RX FIFO

RXA

XTAL1

XTAL2

水晶

OSC

卜FF器

CTSB

RTSB

GND

提交文档反馈

TL16C2550

www.ti.com

SLWS161D - 2005年6月 - 修订2006年10月

设备信息

终端功能

终奌站

名字

CDA ， CDB

PFB NO 。

40, 16

FN NO 。

42, 21

兴业NO 。

–

I / O

描述

地址0选择位。内部寄存器地址选择

地址1选择位。内部寄存器地址选择

地址2选择位。内部寄存器地址选择

载波检测（低电平有效）。这些输入与关联

UART通道A和B.低这两个引脚上表示携带者

由调制解调器该通道被检测到。这些输入的状态

反映到调制解调器状态寄存器（ MSR ）。

芯片选择A和B （低电平有效）。这些引脚使能之间的数据传输

用户CPU和TL16C2550用于信道（多个）处理。个人

UART的区段（ A，B）是通过提供一种低在各个处理

CSA和CSB引脚。

清除发送（低电平有效）。这些输入与关联

UART通道A和B的逻辑低的CTS引脚指示调制解调器

或数据集已准备好接受来自2550的状态发送数据可以是

通过读取MSR位4.这些引脚测试只影响发送和

当自动CTS功能是通过使接收操作

增强功能寄存器（ EFR ）第7位，硬件流控制操作。

数据总线（双向）。这些引脚是8位，三态数据总线

将信息传送到或从控制的CPU。 D0是最低

显着的位，并在传输网络第一个数据位或接收串行数据

流。

数据设置就绪（低电平有效）。这些输入与关联

UART通道A和B为逻辑低电平这些引脚指示调制解调器或

数据集上电并且准备好与UART的数据交换。该

这些输入状态反映到调制解调器状态寄存器（ MSR ）。

数据终端就绪（低电平有效）。这两个输出与相关联的

UART通道A和B为逻辑低电平这些引脚说明

theTLl16C2550上电并准备就绪。这些引脚可以控制

通过调制解调器控制寄存器。写1到MCR位0套DTR

输出为低，从而使调制解调器。这些引脚的输出是后高

写0到MCR位0或复位后。

信号和电源地。

中断A和B （高电平有效）。这些引脚提供单独通道

中断INT A和INT B. A和B被启用时， MCR位3设置为

逻辑1时，中断源的中断使能寄存器使能

（ IER ）。中断条件包括：接收错误，可接收缓冲器

数据，可用的发送缓冲区空间，或当一个调制解调器状态标志是

检测到。 INTA - B在复位后为高阻态。

读取输入（低电平有效选通）。高向低的转变对IOR将加载

内部寄存器德网络地址所定义的内容，位A0 -A2到

TL16C2550数据总线（ D0-D7 ），用于通过一个外部的CPU访问。

写输入（低电平选通）。低到高的转变上IOW意志为转移

数据总线（ D0-D7 ）从外部的CPU中的内容到一个内部

寄存器，地址位A0 -A2和CSA和CSB定义

无内部连接

用户定义的输出。此功能与各个频道的相关

和B这些引脚的状态是通过该软件，用户定义

MCR寄存器的设置， 3位INTA -B设置为主动模式和OP

为逻辑0时， MCR- 3被设定为逻辑1， INTA - B被设置为

三态模式和OP时MCR- 3被设定为逻辑0。见第3位为逻辑1 ，

调制解调器控制寄存器（ MCR位3 ）。这两个引脚的输出为高

复位后。

复位。复位后，内部寄存器和所有的输出。该

UART发送器输出和接收器输入复位时被禁用

时间。见TL16C2550外部复位条件进行初始化的细节。

RESET为高电平有效的输入。

CSA ， CSB

10, 11

16, 17

7, 8

CTSA ，

CTSB

38, 23

40, 28

25, 16

D0-D4

D5-D7

44 - 48

1-3

2-6

7-9

27 - 31

32, 1, 2

I / O

DSRA ，

DSRB

39, 20

41, 25

–

DTRA ，

DTRB

34, 35

37, 38

–

GND

INTA ，

INTB

30, 29

33, 32

22, 21

IOR

IOW

12, 24, 25,

–

9, 17

OPA ， OPB

32, 9

35, 15

–

RESET

提交文档反馈

TL16C2550

www.ti.com

SLWS161D - 2005年6月 - 修订2006年10月

设备信息（续）

终端功能（续）

终奌站

名字

PFB NO 。

FN NO 。

兴业NO 。

I / O

描述

环形指示灯（低电平有效）。这些输入与关联

UART通道A和B为逻辑低电平这些引脚指示调制解调器

接收到从电话线路上的振铃信号。低到高

在这些输入引脚的过渡产生调制解调器状态中断，如果

启用。这些输入的状态反映到调制解调器状态寄存器

（MSR）

请求发送（低电平有效）。这两个输出与个体相关联的

UART通道A和B低的RTS引脚指示发射器

有数据准备和等待发送。在调制解调器控制写入1

寄存器（ MCR位1 ）设置这些引脚为低电平，表示数据可用。

复位后，这些引脚置为高电平。这些引脚仅影响

发送和接收操作时，自动RTS功能通过启用

增强功能寄存器（ EFR ）的第6位，硬件流控制

操作。

接收数据输入。这两个输入与单独的序列相关

信道数据的2550在本地环回模式，这些输入RX

引脚被禁用，TX数据内部连接到UART RX输入

在内部。

接收就绪（低电平有效）。 RXRDY甲乙变为低电平时触发

水平已达到或超时发生中断。他们去的时候高

RX FIFO为空或有在RX FIFO的错误。

传输数据。这些输出与串行发送相关

从2550通道的数据在本地环回模式下，TX输入

引脚被禁用， TX数据内部连接到UART RX输入。

发送就绪（低电平有效）。 TXRDY甲乙变低时，至少有

空格触发电平编号。他们变高时， TX

缓冲区已满。

电源输入。

晶振或外部时钟输入。 XTAL1用作晶体输入，或作为

外部时钟输入。晶体可连接XTAL1之间

XTAL2以形成一个内部振荡器电路（见

图14）。

可替换地，一个

外部时钟可以连接到XTAL1上，以提供定制的数据速率。

输出晶振或缓冲时钟。见XTAL1 。 XTAL2是

用作晶体振荡器输出或缓冲的时钟输出。

RIA ， RIB

41, 21

43, 26

–

RTSA ，

RTSB

33, 22

36, 27

23, 15

RXA ， RXB

5, 4

11, 10

4, 3

RXRDYA ，

RXRDYB

TXA ， TXB

TXRDYA ，

TXRDYB

XTAL1

31, 18

34, 23

–

7, 8

13, 14

5, 6

43, 6

1, 12

–

XTAL2

详细说明

自动溢流控制（见

图1）

自动流控制包括自动CTS和自动RTS的。与自动CTS ， CTS输入必须是之前活跃

发送FIFO可发射数据。随着自动RTS ， RTS变为活动时，接收端需要更多数据

并通知给发送串行设备。当RTS连接到CTS ，数据传输不会发生，除非

接收FIFO对数据空间;因此，溢出错误使用ACE1和ACE2从淘汰

TLC16C2550与自动流控功能。如果不是这样，当发送的数据速率超过发生溢出错误

接收FIFO读取延迟。

提交文档反馈