TB501-01/-05
测试板PLL501-01 / -05
该说明文件的获取PLL501-01和PLL501-05准备的测试板
测试板的目的是简化PLL501-01和PLL501-05的测试，并实现最佳的方法
去耦使用外部分立元件的VCXO芯片。
虽然这个测试板达到满意的去耦效果，最好的结果是，当VCXO芯片的布局为实现
最终的PCB ，而对数据表中提出的建议。
1.外部组件和布局建议（按PLL501-01 / -05数据表）
该PLL501-01 / -05需要的外部元件正常工作的最小数目。一个标准的低频
4.7μF或更多的去耦电容， VDD和GND之间可以使用（引脚2和4 ，以及引脚6和引脚7） 。
此外，还需要销2和4之间VDD和GND之间（ 0.1μF的更高频率的去耦电容，
和销6和7之间） 。这些较高频率的去耦电容必须连接尽可能靠近PLL501-01 / -05
芯片越好，最好是直接旁边PLL501-01 / -05引脚。可使用33Ω的串联端接电阻
为时钟输出（串联端接电阻的测试板上没有实现） 。
输入晶体连接尽可能靠近芯片越好，最好是直接旁边PLL501-01 / -05
销。
如果用C水晶
L
超过10pF的更高的情况下，它会需要额外的负载电容的外部向
补充PLL501-01 / -05的内部10pF的：
各一个晶体电极和GND之间，尽量靠近
晶体成为可能，并优选地直接相邻的晶体电极。咨询PhaseLink推荐供应商。
2.水晶规格（按照PLL501-01 / -05数据表）
参数
晶体谐振器频率
晶体负载电容评级
水晶Pullability
推荐ESR
符号
F
XIN
C
L
（ XTAL ）
C
0
/C
1
（ XTAL ）
R
E
AT切割
AT切割
条件
水货基本模式
分钟。
10
10
250
30
典型值。
马克斯。
20
单位
兆赫
pF
-
3.测试板原理图
+3.3V
XTAL ， NSK 17.664兆赫， 14 pF的
C3
4.7 uF的
17.664兆赫
Y1
C5
C4
10 pF的10 pF的
注意： C5和C4分别只
如果需要水晶
的C
L
大于
10pF的被使用。
8
7
6
5
U1
VIN控制
R1
= 0
?
R 1 = 0或10的
C6
0.1uf
C1
0.1uf
C2
0.1uf
1
2
3
4
鑫XOUT
VDD GND
CTRL VDD
GND
CLK
PLL501-01
时钟输出
如果您打算使用CL晶体等于10pF的，请订购测试板没有外部C5和C4电容。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
转01年5月10日第1页
QQ：2880707522 复制
