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TAS5010

SLAS328 - 2001年9月

真正的数字音频放大器

TAS5010数字音频PWM处理器

特点

TAS5010 + TAS5100 TDAA系统 - 高

品质的数字音频放大

96 - dB动态范围（ TAS5010器件）

93 - dB动态范围（ TAS5010 & TAS5100

系统测量的扬声器端子）

的THD + N < 0.08 ％（1千赫兹， 1 30W的RMS为6

)

电源效率为90 ％，为8 Ω负载

16,20 ，或24位输入数据

44.1千赫， 48千赫， 88.2千赫， 96千赫， 176.4千赫，

192 - kHz的采样率

经济型48引脚TQFP封装

低抖动PLL内部

3.3 V电源

MUTE（静音）

杂音降低（专利申请中）

描述

真正的数字音频放大器（ TDAA ）是一种新的

范式的数字音频。一TDAA系统由

该TAS5010 PCM -PWM调制器+一

TAS5100 PWM功率输出设备。该系统

接受一个串行PCM数字音频流，并将其转换

它以一个3.3 V PWM音频流（ TAS5010 ）。该

TAS5100设备则提供了一个大信号的PWM

输出。然后这数字PWM信号进行解调

提供功率输出，用于驱动扬声器。这

专利技术提供了低成本，高品质，

适用于多种音频高效率的数字音频

数字时代开发的系统。该TAS5010是

一个创新的，具有成本效益，高性能的24位

基于Equibit立体声PCM- PWM调制器

技术。它有各种各样的串行输入选项

包括右对齐（ 16 ， 20或24位）， IIS （ 16 ， 20 ，

或24位），左对齐（16位），或DSP （16位）的数据

格式。它是与AES标准完全兼容

44.1千赫， 48千赫， 88.2千赫， 96 kHz的采样率，

176.4 kHz和192 kHz的。该TAS5010还提供了一个

去加重功能， 44.1 kHz和48 kHz的

采样率。

应用

DVD音频

家庭影院

汽车音响放大器和主管单位

互联网音乐设备

小型/微型组件系统

DIGITAL AUDIO

左

TAS5010

右

TAS3001

DSP

S / PDIF

1394

卷

的DRc

低音

三重

TAS5100

L-C

滤波器

L-C

滤波器

TAS5100

串行音频输入端口

内部PLL

Equibit调制器

高达192 kHz的采样

H桥

功率器件

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

Equibit是托卡塔技术的接入点，丹麦的商标。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

2001年，德州仪器

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TAS5010

SLAS328 - 2001年9月

端子分配

48引脚TQFP封装

（ TOP VIEW ）

48 47 46 45 44 43 42 41 40 39 38 37

AVDD1

XTL_IN

XTL_OUT

OSC_CAP

AVSS1

DEM_EN

DEM_SEL

FTEST

STEST

DBSPD

MUTE（静音）

DVSS3_L

MCLK_IN

AVDD2

PLL_FLT_OUT

PLL_FLT_RET

AVSS2

RESET

PDN

VALID_R

M的

DVDD1

13 14 15 16 17 18 19 20 21 22 23 24

DVDD3_L

PWM_AP_L

PWM_AM_L

DVDD2

DVSS2

PWM_AP_R

PWM_AM_R

DVDD3_R

NC - 无内部连接

参考文献：

真正的数字音频放大器TAS5100功率输出级

- 德州仪器发布SLLS419A

设计考虑TAS5000 / TAS5100真正的数字音频功率放大器

- 德州仪器

出版SLAA117

数字音频测量

- 德州仪器发布SLAA114

使用PowerPad 热增强型封装

- 德州仪器发布SLMA002

使用PowerPad是德州仪器的商标。

DVSS1

DVDD1

DVSS1

MCLK_OUT

SCLK

LRCLK

SDIN

MOD2

MOD1

MOD0

VALID_L

DVSS3_R

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TAS5010

SLAS328 - 2001年9月

功能框图

PLL_FLT_RET

PLL_FLT_OUT

MCLK_OUT

OSC_CAP

XTL_OUT

OSC

MCLK_IN

VALID_R

VALID_L

锁相环/时钟

发电机

XTL_IN

LRCLK

SCLK

SDIN

串行

音频

PORT

数字

插

滤波器

Equibit

调制器

PWM_AP_L

PWM_AM_L

卜FF器

PWM_AP_R

PWM_AM_R

控制部分

音频端口

CON组fi guration

DEM_SEL

可选项

0 ° C至70℃

-40 ° C至85°C

包装

TAS5010PFB

TAS5010IPFB

这些软件包提供卷带封装。添加的R后缀

设备类型（例如， TAS5010PFBR ）。

DVDD1

DVSS1

DVDD2

DVSS2

DVDD3_L

DVSS3_L

DVDD3_R

DVSS3_R

AVDD1

AVSS1

AVDD2

AVSS2

DEM_EN

STEST

DBSPD

M的

MOD0

MOD1

MOD2

MUTE（静音）

RESET

FTEST

PDN

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TAS5010

SLAS328 - 2001年9月

终端功能

终奌站

名字

AVDD1

AVDD2

AVSS1

AVSS2

DBSPD

DEM_EN

DEM_SEL

DVDD1

DVDD2

DVDD3_L

DVDD3_R

DVSS1

DVSS2

DVSS3_L

DVSS3_R

FTEST

LRCLK

MCLK_IN

MCLK_OUT

MOD0

MOD1

MOD2

M的

MUTE（静音）

OSC_CAP

PDN

PLL_FLT_OUT

PLL_FLT_RET

PWM_AM_L

PWM_AM_R

PWM_AP_L

PWM_AP_R

RESET

SCLK

SDIN

STEST

VALID_L

VALID_R

XTL_IN

XTL_OUT

号

12, 14

13, 15

6, 11, 26,

27, 32, 33

I / O

模拟电源振荡器

模拟电源PLL

振荡器模拟地

模拟地的PLL

表示采样速率是双倍的速度（ 88.2千赫或96千赫），活性高

去加重启用，高电平有效

去加重选择（ 0 = 44.1千赫， 1 = 48千赫）

数字电源电压逻辑

数字电源的PWM时钟恢复

数字电源的PWM输出（左）

数字电源的PWM输出（右）

对于Logic数字地面

为PWM时钟恢复数字地

为PWM输出数字地面（左）

为PWM输出数字地面（右）

绑DVSS1正常运行

左/右时钟（输入时M_S = 0;输出时M_S = 1）

MCLK输入

缓冲系统时钟输出，如果M_S = 1;否则设置为0

串行接口选择引脚，位0

串行接口选择引脚，第1位

串行接口选择引脚， 2位（ MSB ）

主站/从站，主站= 1 ，从机= 0

静音信号= 0，正常模式= 1

无连接

振荡器的电容回路

掉电，低电平有效

输出端子外部PLL滤波器

返回外部PLL滤波器

PWM左输出（差分 - ）

PWM右输出（差分 - ）

PWM左输出（差分+ ）

PWM右输出（差分+ ）

RESET （低电平有效）

移位时钟（输入时M_S = 0时，输出时M_S = 1）

立体声串行音频数据输入

绑DVSS1正常运行

PWM左输出有效（高电平有效）

PWM输出正确有效（高电平有效）

晶振或时钟输入（ MCLK输入）

晶振输出（不适用于外部使用） .NC时XTL_IN是MCLK输入

描述

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TAS5010

SLAS328 - 2001年9月

功能说明

串行音频端口

串行音频接口由一个移位时钟（ SCLK引脚），左/右帧同步时钟（ LRCLK引脚），

和一个数据输入端（ SDIN引脚）。串行音频接口支持标准的串行PCM格式（ FS = 44.1千赫， 48千赫，

88.2千赫， 96千赫， 176.4kHz ， 192kHz的或）立体声。请参见串行接口格式部分。

系统时钟主模式和从模式

该TAS5010允许多个系统时钟方案。在这份文件中，主模式表明，

TAS5010提供的系统时钟的系统（ M_S = 1）的其它部分。频率256Fs音频系统时钟

MCLK_OUT ， 64 Fs的SCLK和FS LRCLK距离，当它被配置在主模式下，该器件的输出。奴隶

模式表示系统主比TAS5010等提供系统时钟（ LRCLK ，SCLK和

MCLK_IN ）到TAS5010 （ M_S = 0）。该TAS5010与操作LRCLK和SCLK同步到MCLK 。

TAS5010不需要LRCLK和MCLK之间的任何特定的相位关系，但必须有

同步。在从机模式MCLK_OUT被拉低。表1给出了所有可能的主机和从机

模式。当四模式（ FS = 176.4kHz或192 kHz）的操作，设备工作在从模式下仅

MCLK_IN = 128的FS。

振荡器/采样频率

采样频率由晶体（主模式）或主时钟（从机模式）决定哪个

应该是11.2896兆赫（ FS = 44.1千赫）或12.288兆赫（ FS = 48千赫）。两倍于正常采样

频率可以通过使用DBSPD销允许Fs的用法= 88.2 kHz或Fs的= 96 kHz的选择。在

双倍速从模式（ DBSPD = 1 ， M_S = 0 ），外部时钟输入可以是22.5796兆赫（ FS = 88.2千赫）

或24.576兆赫（ FS = 96千赫）。表1说明了正确的时钟选择。

表1.振荡器，外部时钟和PLL功能

描述

硕士，正常速度

硕士，双速

奴隶，正常速度

从机，双速

奴隶，四速||

M的

DBSPD

XTL_IN

（兆赫）

11.2896

12.288

—

MCLK_IN

（兆赫）

—

22.5792§

24.576§

11.2896§

12.288§

22.5792§

24.576§

22.5792§

24.576§

SCLK

（兆赫）

2.8224

3.072

5.6448

6.144

2.8224

3.072

5.6448

6.144

11.2896

12.288

LRCLK

（千赫）

44.1

88.2

44.1

88.2

176.4

192

MCLK_OUT

（兆赫）

11.2896

12.288

22.5792

24.576

数字GND

任一个晶体振荡器，或者指定的频率的外部时钟可以连接到XTL_IN 。

MCLK_IN接低电平时，输入XTL_IN提供; XTL_IN接低电平时MCLK_IN提供。

§外部MCLK连接到MCLK_IN输入

SCLK和LRCLK为输出时M_S = 1 ，输入时M_S = 0 。

＃ MCLK_OUT驱动为低电平时， M_S = 0 。

||四速模式将自动检测到。

锁相环（PLL） /时钟产生

低抖动PLL被纳入供内部使用。被提供作为PLL外部环路滤波器连接

PLL_FLT_RET和PLL_FLT_OUT 。如果PLL失锁时，PWM输出引脚的状态（ VALID_L和VALID_R ）

变为低电平。需要注意的是VALID_L和VALID_R可以去低的其他条件为好。看到错误状态报告

部分。