【SY89538L3.3V ，精密LVPECL和LVDS可编程多路输出时钟银行合成器和扇出缓冲器具有零】,IC型号SY89538LHY,SY89538LHY PDF资料,SY89538LHY经销商,ic,电子元器件-51电子网

SY89538L

3.3V ，精密LVPECL和LVDS

可编程多路输出时钟银行

合成器和扇出缓冲器具有零延迟

概述

该SY89538L集成可编程时钟

合成器和扇出是精密部件PLL-

基于时钟产生系列优化

企业交换机，路由器和多处理器服务器

应用程序。这个系列非常适合发电

内部系统的时序要求高达750MHz的对

多个ASIC ，FPGA和网络处理器。这些设备

以下模块集成到一个单芯片

IC ：

PLL （锁相回路）的合成

零延迟MUX和反馈能力

1：4的LVPECL扇出

1：3的LVDS扇出

时钟发生器（分频器）

逻辑转换（ LVPECL ， LVDS ）

精密边缘

特点

集成的可编程合成器与多个

输出分频器，扇出缓冲器和时钟驱动器

零延迟功能： 29.375MHz到756MHz

参考时钟输入： 9.325MHz至756MHz

输入MUX接受一个参考和晶体

（ XTAL ）源

- 非常适于备份参考时钟源或

系统测试频率源

- 正在申请专利的独特的输入MUX隔离XTAL

和参考输入，最大限度地减少串扰

保证AC性能：

- 输出频率范围： 29.375MHz至756MHz

- <150ps

总抖动

- <6ps

RMS

周期到周期抖动（ XTAL输入）

- <8ps

确定性抖动

- <0.7ps

RMS

串扰引起的抖动

- <75ps输出至输出扭曲

TTL / CMOS兼容的控制逻辑

五独立可编程输出

频率银行：

- 四个差分LVPECL输出的银行

- 一个差分LVDS三种输出组

输出对

输出行同步控制引脚

OUTPUT ENABLE

3.3V ± 10 ％电源（ 2.5V输出能力）

保证在工业级温度范围

（ -40 ° C至+ 85°C ）

提供64引脚EPAD - TQFP

五独立可编程输出

银行

这种高集成度减少了添加剂的抖动和

部分到第

SKEW

相关

同

分离

的替代品，从而导致优异的系统级的定时

以减少电路板空间和功耗。为

应用程序不需要零延迟功能，

看到SY89537L 。

所有支持文档上可以找到

麦克雷尔公司的网站：

www.micrel.com 。

应用

企业路由器，交换机，服务器和

工作站

并行处理器的系统

内部系统时钟产生的ASIC，网络处理器

和FPGA

MARKETS

局域网/广域网

企业级服务器

测试与测量

精密Edge是麦克雷尔公司的注册商标。

MLF和

MicroLeadFrame

是Amkor Technology公司的注册商标。

麦克雷尔公司 2180财富驱动圣何塞，加利福尼亚95131 USA 电话： +1 （ 408 ） 944-0800 传真：+ 1 （ 408 ） 474-1000 http://www.micrel.com

2008年1月

M9999-010808-E

hbwhelp@micrel.com

或（408） 955-1690

麦克雷尔INC 。

SY89538L

典型用途

功能框图

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SY89538L

订购信息

(1)

产品型号

SY89538LHY

SY89538LHYTR

(2)

SY89538LHZ

SY89538LHZTR

(2)

注意事项：

1.联系工厂用于芯片的可用性。骰子是保证在T

= 25 ° C，仅直流ELECTRICALS 。

2.磁带和卷轴。

包

TYPE

H64-1

操作

范围

产业

包装标志

SY89538LHY与无铅扎线指标

SY89538LHZ与无铅扎线指标

领导

完

雾锡

无铅

雾锡

无铅

雾锡

无铅

雾锡

无铅

引脚配置

64引脚EPAD TQFP （ H64-1 ）

2008年1月

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SY89538L

引脚说明

动力

引脚数

6, 56

引脚名称

VCCA

VCCD

引脚功能

模拟PLL电源引脚。连接到“安静” 3.3V电源。 3.3V电源引脚都必须

在PCB上的连接在一起。旁路与0.1μF // 0.01μF的低ESR电容和

把它们尽可能靠近VCCA管脚越好。

数字逻辑内核电源引脚。 VCCD连接到3.3V电源。所有电源引脚都必须

可以在PCB上连接在一起。旁路与0.1μF // 0.01μF的低ESR电容

并把它们尽可能接近至VCCD销越好。

LVDS和LVPECL输出驱动器电源引脚。这些输出可以从一个供电

2.5V或3.3V电源。将所有VCCO引脚连接到同一电源： 3.3V ± 10％

2.5V ±5％。所有电源引脚都必须在PCB上连接在一起。带旁路

0.1μF // 0.01μF的低ESR电容，并把它们作为接近VCCO引脚

可能。

模拟PLL地面。连接到“安静”地。 GNDA和GND必须连接

一起在PCB 。

地：GND引脚和裸露焊盘必须都连接到同一接地

平面。

19, 40, 43, 51

VCCO

16, 30, 31,

47, 55

GNDA

GND ，

裸露焊盘

控制和配置

引脚数

引脚名称

引脚功能

模拟量输入/输出。提供基准电压为PLL环路滤波器，并

与LF引脚使用。请参阅“外部环路滤波器的注意事项”的建议

环路滤波器的值。

模拟量输入/输出。提供的PLL环路滤波器节点。请参阅“外部环路

过滤器注意事项“的建议环路滤波器的值。

TTL / CMOS参考输入预标量和零延迟MUX分频器选择输入。

两比特输入预先标量通过/ 1将输入的基准频率， / 2 ，π/ 4 ，或/ 8 。

RSEL0是LSB位。请参见“参考输入分频器和零延迟MUX分频器

选择表“进行正确的解码。阈值电压V

= V

/ 2 。内部为25kΩ

拉。默认的逻辑高电平。

TTL / CMOS输入选择控制。选择相应的XTAL或引用（ RFCK ）输入。

内部25kΩ的上拉电阻。默认设置为逻辑高电平，并选择XTAL输入。该

阈值电压V

= V

/2.

逻辑高电平： XTAL选择

逻辑低电平：输入参考选择

TTL / CMOS输入选择控制信号为LVDS LOUT0 - LOUT2输出。 LSEL ，

DSEL ，和LEN一起使用，以进行解码的选择和后置分频器

LVDS输出。内部25kΩ的上拉电阻。请参阅“ LVDS输出后分频器和频率

选择表“进行正确的解码。阈值电压V

= V

/ 2 。默认

逻辑高电平。

TTL / CMOS输入使能引脚。用于控制LOUT0 - LOUT2输出，并作为

频率选择引脚。 LEN， DSEL和LSEL一起使用，以解码该

LVDS的输出银行的选择和分频后，看到“ LVDS输出后

分频器和频率选择表“进行正确的解码。内部25kΩ的上拉电阻。

禁用时， LOUT0 - LOUT2输出低电平，而免费的输出

HIGH 。阈值电压V

= V

/ 2 。默认的逻辑高电平。

为PECL POUT0 - POUT3输出TTL / CMOS输入选择控制信号。 PSELx ，

DSEL和PENX一起使用解码的选择和后分频器

PECL输出。 PSELx引脚包括内部25kΩ的上拉电阻。阈值电压

= V

/ 2 。见"LVPECL输出后分频和频率选择表“的

正确的解码。

2, 7

RSEL1 ， RSEL0

INSEL

LSEL

LEN

PSEL0

PSEL1

PSEL2

PSEL3

2008年1月

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或（408） 955-1690

麦克雷尔INC 。

SY89538L

引脚说明

控制和配置

（续）

引脚数

引脚名称

PEN0

PEN1

PEN2

PEN3

SYNC

引脚功能

TTL / CMOS输入使能引脚。用于控制PECL POUT0 - POUT3输出和

作为频率选择引脚。 PENX ， PSELx和DSEL一起使用;看

“ LVPECL输出后分频和频率选择表”进行正确的解码。

PENX包含内部25kΩ的上拉电阻。禁用时， PECL0 - PECL3输出是一个

逻辑低电平。阈值电压V

= V

/2.

TTL / CMOS输出行同步控制。内部25kΩ的上拉电阻。默认

状态为高电平。以后任何银行已编程，所有的PECL和LVDS输出

当同步控制引脚电平翻转的高 - 低 - 高同步

过渡。请参阅“同步”一节。阈值电压V

/2.

TTL / CMOS输入选择控制。选择内部或外部反馈（零延迟

功能）。内部25kΩ的上拉电阻。阈值电压V

= V

/ 2 。默认是逻辑

高，选择内部反馈。

逻辑高电平：内部反馈（从可编程分频器）

逻辑低：外部反馈（从FBIN输入）

TTL / CMOS可编程分频器，选择控制。内部25kΩ的上拉下来。默认值是

逻辑低电平。阈值电压V

= V

/ 2 。请参阅“可编程分频器选择表”

正确解码。

TTL / CMOS可编程分频器，选择控制。内部25kΩ的上拉电阻。默认是逻辑

HIGH 。阈值电压V

= V

/ 2 。请参阅“可编程分频器选择表”的

正确的解码。

TTL / CMOS前置分频器选择输入。内部25kΩ的上拉电阻。这两个位输入分频器

扩展的VCO / 2的频率。请参阅“预分频器频率选择表”进行适当的

解码。阈值电压V

= V

/2.

TTL / CMOS后分频选项控制。内部25kΩ的上拉电阻。默认为逻辑高电平。

阈值电压V

= V

/2.

逻辑高电平：所有LVPECL和LVDS输出，它们各自的输出工作

频率控制（ PSELx ， PENX ， LSEL ， LEN ）。

逻辑低电平：内部PLL被禁止，参考和XTAL信号通过绕过PLL

通过一个/ 1 /4 ，和/ 16后分频器。

请参阅“ LVPECL和LVDS输出后分频和频率选择表”进行适当的

解码。

FBSEL

13, 14

PD_4

PD_2

PD_0

PD_5

PD_3

PD_1

PDSEL1,

PDSEL0

DSEL

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