麦克雷尔INC 。
5V / 3.3V的可编程
频率合成器
（ 50MHz至950MHz的）
精密边缘
SY89430V
精密边缘
SY89430V
特点
■
5V和3.3V电源选项
■
50MHz至950MHz的差分PECL输出
■
±25ps
峰 - 峰输出抖动
■
最小频率过冲
■
合成架构
■
串行3线接口
■
并行接口电
■
内部石英振荡器的参考石英驱动
水晶
■
应用说明（ AN- 07） ，便于设计插件
■
可提供28引脚PLCC和SOIC封装
精密边缘
描述
该SY89430V是一个通用的，合成的时钟
源针对需要应用串行和
并行接口。其内部的VCO将工作在一个
频率范围从400MHz至950MHz的。该
差分PECL输出可被构造为将VCO
频率除以1 ，2，4或8，随着配置的输出
除以2的VCO频率，并配有16MHz的
外部石英晶体用于提供参考
频率时，输出频率可以在1MHz的指定
步骤。
应用
■
■
■
■
■
■
■
■
工作站
先进的通信
高端消费
高性能计算
RISC CPU时钟
图形像素时钟
测试设备
其它高性能的基于处理器的
应用
精密Edge是麦克雷尔公司的注册商标。
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冯：H
修订： / 0
1
发行日期： 2006年1月
麦克雷尔INC 。
精密边缘
SY89430V
封装/订购信息
V
CC
（ TTL）的
GND（ TTL）的
V
CC_OUT
订购信息
(1)
产品型号
SY89430VJC
18
17
FOUT
GND
FOUT
TEST
包
TYPE
J28-1
J28-1
Z28-1
Z28-1
J28-1
J28-1
Z28-1
Z28-1
操作
范围
广告
广告
广告
广告
广告
广告
广告
广告
包
记号
SY89430VJC
SY89430VJC
SY89430VZC
SY89430VZC
领导
完
的Sn-Pb
的Sn-Pb
的Sn-Pb
的Sn-Pb
25 24 23 22 21 20 19
S
●时钟
S
数据
S
●负载
V
CC_QUIET
环
\u003c过滤器
环
REF
XTAL1
26
27
28
1
2
3
4
5
6
7
8
9
10 11
N[1]
N[0]
M[8]
M[7]
M[6]
M[5]
M[4]
SY89430VJCTR
(2)
SY89430VZC
SY89430VZCTR
(2)
SY89430VJZ
(3)
SY89430VJZTR
(2, 3)
SY89430VZH
(3)
SY89430VZHTR
(2, 3)
PLCC
顶视图
16
15
14
13
12
SY89430VJZ与
雾锡
无铅条线指标无铅
SY89430VJZ与
雾锡
无铅条线指标无铅
SY89430VZH与
无铅棒线指标
SY89430VZH与
无铅棒线指标
镍钯金
无铅
镍钯金
无铅
P
●负载
M[0]
M[1]
M[2]
28-Pin
PLCC （ J28-1 ）
XTAL2
V
CC1
M[3]
M[0]
M[1]
M[2]
M[3]
M[4]
M[5]
M[6]
M[7]
M[8]
N[0]
N[1]
GND（ TTL）的
TEST
V
CC
（ TTL）的
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
P
●负载
V
CC1
XTAL
2
XTAL
1
环
REF
环
\u003c过滤器
V
CC_QUIET
S
●负载
S
数据
S
●时钟
V
CC_OUT
FOUT
FOUT
GND
注意事项：
1.联系工厂用于芯片的可用性。骰子是保证在T
A
= 25 ° C，仅直流ELECTRICALS 。
2.磁带和卷轴。
3.无铅封装推荐用于新设计。
顶视图
SOIC
Z28-1
22
21
20
19
18
17
16
15
28引脚SOIC （ Z28-1 ）
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2
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精密边缘
SY89430V
框图
+3.3V
or
+5.0V
÷8
FREF
PLL
相位检测器
VCO
10-25MHz
基本
水晶
PECL
OSC
÷M
400 – 950
兆赫
÷N
FOUT
3线
接口
串行
并行
接口
逻辑
TEST
配置信息
详细的框图。
150
3300pF
2
LOOP_FILTER
FREF
3
0.47F
+3.3V
or
+5.0V
1
V
CC_QUIET
+3.3V
or
+5.0V
6, 21
V
CC1
LOOP_REF
÷8
相位检测器
VCO
400 - 950
兆赫
T110
÷N
(2,4,8,1)
V
CC_OUT
+3.3V
or
+5.0V
25
24
23
FOUT
FOUT
4
10–25MHz
基本
水晶
XTAL1
OSC
5
10pF
1
0
9位÷ M
计数器
L = LATCH
H =透明
XTAL2
FOUT ÷ 4 - 7
28
S_
负载
LATCH
LATCH
S_
时钟
÷ M — 6
LATCH
P_
负载
7
0
1
0
1
LOW - 5
FOUT - 4
÷M— 3
FREF - 2
20
TEST
S_
数据
S_
时钟
27
26
9位SR
2位的SR
3位的SR
HIGH = 1
0
8 -> 16
9
M[8:0]
17,18
2
N[1:0]
19,22
注意：
引脚数引用PLCC引脚排列。
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3
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SY89430V
引脚说明
输入
XTAL1 ， XTAL2
这些销形成一个振荡器，当连接到一个外部
水晶。该晶体是串联谐振。请参阅“ AN- 07”的
水晶界面指南。
S_
负载
这TTL引脚加载配置锁存器的内容
的移位寄存器。该锁存器是透明的，当这
信号为高电平;因此，寄存器的数据必须是稳定的
HIGH到LOW S_过渡
负载
正确操作。
S_
数据
这个TTL引脚是输入到串行配置移
寄存器。
S_
时钟
此TTL电针钟表串行配置的移位寄存器。上
此信号的上升沿，从S_数据
数据
进行采样。
/P_
负载
这TTL引脚加载配置锁存器的内容
并行输入。该锁存器是透明的，当这
信号为低电平;因此，该并行数据必须是稳定的
低到高/ P_转型
负载
正确操作。
M[8:0]
这些TTL引脚用来配置PLL环路分频器。
他们采样的/ P_的低到高的跳变
负载
.
M [ 8]是MSB中，M [0]是LSB 。在M中的二进制计数
销相当于为PLL分频值。
N[1:0]
这些TTL引脚用来配置输出分频器
模量。他们被采样到低到高的转变
中/ P_
负载
.
N[1:0]
00
01
10
11
输出部
2
4
8
1
输出
FOUT ， FOUT
这些差分正ECL参考信号（ PECL ）
是合成器的输出。
TEST
这个TTL输出的功能由串行确定
配置位T [ 2 ： 0 ] 。
动力
V
CC1
这是正电源的芯片和通常
连接到+ 3.3V或+ 5.0V 。
V
CC_OUT
这是PECL输出， FOUT和正参考
/ FOUT 。它被限制为小于或等于
VCC1
.
V
CC_QUIET
这是正电源的PLL和应作为加热器
免费尽可能低抖动的操作。
GND
这些引脚是负电源的芯片，并
通常都连接到地。
其他
LOOP_FILTER
这是一个模拟I / O引脚，提供了环路滤波器的
PLL 。
LOOP_REF
这是一个模拟I / O引脚，提供了一个参考电压
该PLL 。
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精密边缘
SY89430V
与16MHZ输入
VCO频率
（兆赫）
400
402
404
406
944
946
948
950
256
M8
0
0
0
0
1
1
1
1
128
M7
1
1
1
1
1
1
1
1
64
M6
1
1
1
1
1
1
1
1
32
M5
0
0
0
0
0
0
0
0
16
M4
0
0
0
0
1
1
1
1
8
M3
1
1
1
1
1
1
1
1
4
M2
0
0
0
0
0
0
0
0
2
M1
0
0
1
1
0
0
1
1
1
M0
0
1
0
1
0
1
0
1
M的数量
200
201
202
203
472
473
474
475
功能说明
内部振荡器使用外部石英晶体作为
它的频率参考的基础。基准电压源的输出
振荡器由8被发送到相位前分割
探测器。用16MHz晶振，这提供了一个参考
频率为2MHz 。
在PLL中的VCO工作的范围内400-
950MHz的。它的输出端通过由构成的分压器按比例
无论是串行或并行的接口。此回路的输出
除法器也被施加到相位检测器。
鉴相器和环路滤波器迫使VCO输出
频率是通过调整M倍基准频率
VCO控制电压。需要注意的是对于M的一些值
（过高或过低） ，PLL将无法实现环锁。
外部环路滤波器元件被用来允许最佳
相位抖动性能。
该VCO的输出也通过一个输出
被发送到的PECL输出驱动器之前除法器。该
输出分频器或者通过串口或配置
并行接口，并可以提供四个分频比1
（1 ，2，4或8）。这个除法器延伸部分的性能
同时提供了50 ％的占空比。
输出驱动器从输出差分驱动
除法器，具有驱动一对传输线的
终止50Ω到V
CC
-2volts 。用于正参考
输出驱动器是由一个专门的电源引脚提供
(V
CC_OUT
），以减少噪声引起的抖动。
配置逻辑有两个部分：串口和
平行。并行接口使用的值在M [ 8：0]
和N- [1：0 ]输入到配置内部计数器。
通常，在系统复位时， P_
负载
输入被保持
低功耗，直到一段时间后生效。同
S_
负载
保持为低电平，上的低到高的转变
P_
负载
，平行输入捕获。并行
接口的优先级高于所述串行接口。内部上拉
被设置在M [ 8：0]电阻和N- [1：0 ]输入到
减少元件数量。
串行接口逻辑与一个14位的移位来实现
注册方案。每个上升沿一旦寄存器移
S_
时钟
输入。串行输入S_
数据
必须满足设置和
如在此交流参数部分指定举行时间
数据表。随着P_
负载
举高，配置锁存器
将捕获在所述移位寄存器中的值的高电平到低电平
该S_边缘
负载
输入。见编程节
更多的信息。
测试输出反映了各种内部节点值和
位串行数据流中：由T [ 0 2]控制。看
该数据表的编程小节更多
信息。
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