麦克雷尔INC 。
5V / 3.3V的可编程
频率合成器
（为25MHz至400MHz ）
精密边缘
SY89429V
精密边缘
SY89429V
特点
■
3.3V和5V电源选项
■
为25MHz至400MHz差分PECL输出
■
为50ps峰 - 峰输出抖动
■
最小频率过冲
■
合成架构
■
串行3线接口
■
并行接口电
■
内部石英振荡器的参考石英驱动
水晶
■
为便于设计的插件应用指南（ AN- 07 ）
■
可提供28引脚PLCC和SOIC封装
精密边缘
描述
该SY89429V是一个通用的，合成的时钟
源针对需要应用串行和
并行接口。其内部的VCO将工作在一个
频率范围从400MHz至800MHz的。该
差分PECL输出可被构造为将VCO
频率除以2 ，4，8或16相构成的输出
除以2的VCO频率，并配有16MHz的
外部石英晶体用于提供参考
频率时，输出频率可以在1MHz的指定
步骤。
数据手册和支持文档上可以找到
麦克雷尔公司的网站： www.micrel.com 。
应用
■
■
■
■
■
■
■
■
工作站
先进的通信
高端消费
高性能计算
RISC CPU时钟
图形像素时钟
测试设备
其它高性能的基于处理器的
应用
精密Edge是麦克雷尔公司的注册商标。
M9999-011106
hbwhelp@micrel.com或（408） 955-1690
冯：J
修订： / 0
1
发行日期： 2006年1月
麦克雷尔INC 。
精密边缘
SY89429V
封装/订购信息
GND（ TTL）的
GND
VCC（ TTL）的
VCC_OUT
订购信息
(1)
产品型号
SY89429VJC
18
17
FOUT
/ FOUT
TEST
包
TYPE
J28-1
J28-1
Z28-1
Z28-1
J28-1
J28-1
Z28-1
Z28-1
操作
范围
广告
广告
广告
广告
广告
广告
广告
广告
包
记号
SY89429VJC
SY89429VJC
SY89429VZC
SY89429VZC
领导
完
的Sn-Pb
的Sn-Pb
的Sn-Pb
的Sn-Pb
25 24 23 22 21 20 19
S_CLOCK
S-DATA
S_LOAD
VCC_QUIET
LOOP_FILTER
LOOP_REF
XTAL1
26
27
28
1
2
3
4
5
6
7
8
9
10 11
PLCC
顶视图
16
15
14
13
12
N[1]
N[0]
M[8]
M[7]
M[6]
M[5]
M[4]
SY89429VJCTR
(2)
SY89429VZC
SY89429VZCTR
(2)
SY89429VJZ
(3)
SY89429VJZTR
(2, 3)
SY89429VZH
(3)
SY89429VZHTR
(2, 3)
SY89429VJZ与
雾锡
无铅条线指标无铅
SY89429VJZ与
雾锡
无铅条线指标无铅
SY89429VZH与
镍钯金
无铅条线指标无铅
SY89429VZH与
镍钯金
无铅条线指标无铅
VCC1
/ P_LOAD
M[1]
M[2]
28-PinPLCC
(J28-1)
XTAL2
M[0]
M[3]
M[0]
M[1]
M[2]
M[3]
M[4]
M[5]
M[6]
M[7]
M[8]
N[0]
N[1]
GND（ TTL）的
TEST
VCC（ TTL）的
1
2
3
4
5
6
7
8
9
10
11
12
13
14
顶视图
SOIC
Z28-1
28
27
26
25
24
23
22
21
20
19
18
17
16
15
/ P_LOAD
VCC1
XTAL2
XTAL1
LOOP_REF
LOOP_FILTER
VCC_QUIET
S_LOAD
S-DATA
S_CLOCK
VCC_OUT
FOUT
/ FOUT
GND
注意事项：
1.联系工厂用于芯片的可用性。骰子是保证在T
A
= 25 ° C，仅直流ELECTRICALS 。
2.磁带和卷轴。
3.无铅封装推荐用于新设计。
28-PinSOIC
(Z28-1)
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2
麦克雷尔INC 。
精密边缘
SY89429V
框图
+3.3V
or
+5.0V
FREF
÷
8
相位检测器
PLL
VCO
10-25MHz
基本
水晶
PECL
÷
N
FOUT
OSC
÷
M
400 - 800MHz的
3线
接口
串行
并行
接口
逻辑
TEST
配置信息
详细的框图。
150
2
LOOP_FILTER
FREF
3300pF
3
0.47
F
+3.3V
or
+5.0V
1
V
CC_QUIET
+3.3V
or
+5.0V
6, 21
V
CC1
LOOP_REF
÷
8
相位检测器
VCO
400 - 800
兆赫
T110
÷
N
+3.3V
or
+5.0V
V
CC_OUT
25
24
23
FOUT
/ FOUT
4
1025MHz
基本
水晶
XTAL1
OSC
XTAL2
L = LATCH
H =透明
1
0
5
10pF
9-BIT
÷
M
计数器
(2,4,8,16)
S_
负载
/P_
负载
28
7
LATCH
FOUT ÷ 4 - 7
LATCH
S_
时钟
M 6
LATCH
0
1
0
1
LOW - 5
FOUT - 4
M 3
FREF - 2
HIGH = 1
20
TEST
S_
数据
S_
时钟
27
26
9位SR
2位的SR
3位的SR
0
8 -> 16
9
M[8:0]
17,18
2
N[1:0]
19,22
注意：
引脚数引用PLCC引脚排列。
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3
麦克雷尔INC 。
精密边缘
SY89429V
引脚说明
输入
XTAL1 ， XTAL2
这些销形成一个振荡器，当连接到一个外部
水晶。该晶体是串联谐振。请参阅“ AN- 07”水晶
接口指引。
S
●负载
这TTL引脚加载配置锁存器的内容
的移位寄存器。该锁存器是透明的，当这
信号为高电平;因此，寄存器的数据必须是稳定的
高到低的S过渡
●负载
正确操作。
S
数据
这个TTL引脚是输入到串行配置移
寄存器。
S
●时钟
此TTL电针钟表串行配置的移位寄存器。上
此信号的上升沿，从S个数据
数据
进行采样。
/P
●负载
这TTL引脚加载配置锁存器的内容
并行输入。该锁存器是透明的，当这
信号为LOW ：因此，该并行数据必须是稳定的
低到高/ P转换
●负载
正确操作。
上电时，按住/ P
●负载
低配有效的M的数量上
M [ 0 ] - M [ 8 ] ，直到供应已经稳定下来。
M[8:0]
这些TTL引脚用来配置PLL环路分频器。
他们采样的/ P的低到高的转变
●负载
.
M [ 8]是MSB中，M [0]是LSB 。在M中的二进制计数
销相当于为PLL分频值。
N[1:0]
这些TTL引脚用来配置输出分频器
模量。他们被采样到低到高的转变
中/ P
●负载
.
N[1:0]
00
01
10
11
输出部
2
4
8
16
输出
FOUT ， / FOUT
这些差分正ECL参考信号（ PECL ）
是合成器的输出。
TEST
这个TTL输出的功能由串行确定
配置位T [ 2 ： 0 ] 。
动力
V
CC1
这是正电源的芯片和通常
连接到+ 3.3V或+ 5.0V 。
V
CC_OUT
这是PECL输出， FOUT和正参考
/ FOUT 。它被限制为小于或等于V
CC1
.
V
CC_QUIET
这是正电源的PLL和应作为加热器
免费尽可能低抖动的操作。
GND
这些引脚是负电源的芯片，并
通常都连接到地。
其他
LOOP_FILTER
这是一个模拟I / O引脚，提供了环路滤波器的
PLL 。
LOOP_REF
这是一个模拟I / O引脚，提供了一个参考电压
该PLL 。
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4
麦克雷尔INC 。
精密边缘
SY89429V
与16MHZ输入
VCO频率
（兆赫）
400
402
404
406
794
796
798
800
M的数量
200
201
202
203
397
398
399
400
256
M8
0
0
0
0
1
1
1
1
128
M7
1
1
1
1
1
1
1
1
64
M6
1
1
1
1
0
0
0
0
32
M5
0
0
0
0
0
0
0
0
16
M4
0
0
0
0
0
0
0
1
8
M3
1
1
1
1
1
1
1
0
4
M2
0
0
0
0
1
1
1
0
2
M1
0
0
1
1
0
1
1
0
1
M0
0
1
0
1
1
0
1
0
功能说明
内部振荡器使用外部石英晶体作为
依据其频率基准。基准电压源的输出
振荡器由8被发送到相位前分割
探测器。用16MHz晶振，这提供了一个参考频率
的2MHz的。
压控振荡器，锁相环内，工作在范围400-
800MHz的。它的输出端通过由构成的分压器按比例
无论是串行或并行的接口。此回路的输出
除法器也被施加到相位检测器。
鉴相器和环路滤波器迫使VCO输出
频率为M倍，通过调整基准频率
VCO控制电压。需要注意的是对于M的某些值（要么太
高或过低） ，PLL将无法实现环锁。外循环
过滤器组件被用于允许对最佳相位抖动
性能。
该VCO的输出也通过一个输出
被发送到的PECL输出驱动器之前除法器。输出
分频器或者通过串行或并行配置
接口，并可以提供四个分频比（2 ，4，8或16）之一。
这个除法器延伸部分的性能，同时提供
一个占空比为50％ 。
输出驱动器从输出分频器采用差分驱动
并能够驱动一对传输线终止
在50Ω到V
CC
-2伏。用于输出驱动器的正参考
通过专用的电源引脚提供（V
CC_OUT
），以减少噪声
引起的抖动。
构造逻辑有两部分：串联和并联。
并行接口使用的值在M [ 8：0]和N [1 ：0]的
输入配置内部计数器。通常情况下，在
系统复位时， / P
●负载
输入保持低电平，直到一段时间
上电后生效。带有S
●负载
保持为低电平，在
低到高/ P转换
●负载
中，并行输入端是
抓获。并行接口通过串行优先
界面。被设置在M个内部上拉电阻[8：0 ]
和N [ 1 ： 0 ]输入，以减少元件数量。
串行接口逻辑与一个14位的移位来实现
注册方案。每个上升沿一旦寄存器移
S
●时钟
输入。串行输入端S
数据
必须满足设置和
如本数据 - 的AC参数部分指定举行时间
表。与/ P
●负载
举高，配置龙头将
捕捉高到低的优势，在移位寄存器中的值
在S的
●负载
输入。见编程节以了解更多
信息。
测试输出反映了各种内部节点值是
位串行数据流中：通过T [0 2]控制。见
编程这个数据表款以获取更多信息。
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hbwhelp@micrel.com或（408） 955-1690
5
麦克雷尔
发条
SY89429V
引脚说明
输入
XTAL1 ， XTAL2
这些销形成一个振荡器，当连接到一个外部
水晶。该晶体是串联谐振。
S_
负载
这TTL引脚加载配置锁存器的内容
的移位寄存器。该锁存器是透明的，当这
信号为高电平;因此，寄存器的数据必须是稳定的
HIGH到LOW S_过渡
负载
正确操作。
S_
数据
这个TTL引脚是输入到串行配置移
寄存器。
S_
时钟
此TTL电针钟表串行配置的移位寄存器。上
此信号的上升沿，从S_数据
数据
进行采样。
P_
负载
这TTL引脚加载配置锁存器的内容
并行输入。该锁存器是透明的，当这
信号为低电平;因此，该并行数据必须是稳定的
低到高P_过渡
负载
正确操作。
M[8:0]
这些TTL引脚用来配置PLL环路分频器。
他们采样P_的低到高的转变
负载
.
M [ 8]是MSB中，M [0]是LSB 。在M中的二进制计数
销相当于为PLL分频值。
N[1:0]
这些TTL引脚用来配置输出分频器
模量。他们被采样到低到高的转变
P_的
负载
.
输出
FOUT ， FOUT
这些差分正ECL参考信号（ PECL ）
是合成器的输出。
TEST
这个TTL输出的功能由串行确定
配置位T [ 2 ： 0 ] 。
动力
V
CC1
这是正电源的芯片和被正常地连接
至+ 3.3V或+ 5.0V 。
V
CC_OUT
这是PECL输出， FOUT和正参考
FOUT 。它被限制为小于或等于
VCC1
.
V
CC_QUIET
这是正电源的PLL和应作为加热器
免费尽可能低抖动的操作。
GND
这些引脚是负电源的芯片，并
通常都连接到地。
其他
LOOP_FILTER
这是一个模拟I / O引脚，提供了环路滤波器的
PLL 。
LOOP_REF
这是一个模拟I / O引脚，提供了一个参考电压
该PLL 。
N[1:0]
00
01
10
11
输出部
2
4
8
16
3
麦克雷尔
发条
SY89429V
与16MHZ输入
VCO频率
（兆赫）
400
402
404
406
794
796
798
800
M的数量
200
201
202
203
397
398
399
400
256
M8
0
0
0
0
1
1
1
1
128
M7
1
1
1
1
1
1
1
1
64
M6
1
1
1
1
0
0
0
0
32
M5
0
0
0
0
0
0
0
0
16
M4
0
0
0
0
0
0
0
1
8
M3
1
1
1
1
1
1
1
0
4
M2
0
0
0
0
1
1
1
0
2
M1
0
0
1
1
0
1
1
0
1
M0
0
1
0
1
1
0
1
0
绝对最大额定值
(1)
符号
V
CC
V
I
I
OUT
T
商店
T
A
注意：
如果绝对最大额定值被超过，可能会出现1永久性设备损坏。这是一个额定值只和功能的操作是不是在暗示
条件比本数据表中的操作部分详述的其他。长期在绝对最大RATlNG条件下长时间可能
影响器件的可靠性。
参数
电源电压
输入电压
输出源
储存温度
工作温度
连续
浪涌
价值
-0.5到+7.0
-0.5到+7.0
50
100
-65到+150
-0至+75
单位
V
V
mA
°C
°C
功能说明
内部振荡器使用外部石英晶体作为
依据其频率基准。基准电压源的输出
振荡器由8被发送到相位前分割
探测器。用16MHz晶振，这提供了一个参考频率
的2MHz的。
在PLL中的VCO工作的范围内400-
800MHz的。它的输出端通过由构成的分压器按比例
无论是串行或并行的接口。此回路的输出
除法器也被施加到相位检测器。
鉴相器和环路滤波器迫使VCO输出
频率为M倍，通过调整基准频率
VCO控制电压。需要注意的是对于M的某些值（要么太
高或过低） ，PLL将无法实现环锁。外循环
过滤器组件被用于允许对最佳相位抖动
性能。
该VCO的输出也通过一个输出
被发送到的PECL输出驱动器之前除法器。输出
分频器或者通过串行或并行配置
接口，并可以提供四个分频比（2 ，4，8或16）之一。
这个除法器延伸部分的性能，同时提供
一个占空比为50％ 。
输出驱动器从输出分频器采用差分驱动
并能够驱动一对传输线终止
4
在50Ω到V
CC
-2伏。用于输出驱动器的正参考
通过专用的电源引脚提供（V
CC_OUT
），以减少噪声
引起的抖动。
构造逻辑有两部分：串联和并联。
并行接口使用的值在M [ 8：0]和N [1 ：0]的
输入配置内部计数器。在系统正常
复位时，P
●负载
输入保持低电平，直到一段时间后，
电源变为有效。随着S_
负载
保持为低电平，在LOW-
对高磷的过渡
●负载
，平行输入捕获。
并行接口的优先级高于所述串行接口。
被设置在M个内部上拉电阻[8：0 ]和N [1：0 ]
投入减少元件数量。
串行接口逻辑与一个14位的移位来实现
注册方案。每个上升沿一旦寄存器移
S
●时钟
输入。串行输入端S
数据
必须满足设置和
在这个数据的AC参数部分指定举行时间
表。随着P_
负载
举高，配置龙头将
捕捉高到低的优势，在移位寄存器中的值
在S的
●负载
输入。见编程节以了解更多
信息。
测试输出反映了各种内部节点值是
位串行数据流中：通过T [0 2]控制。见
有关更多信息，编程部分。
麦克雷尔
发条
SY89429V
编程接口
编程器件时，通过适当完成
配置内部分隔，以产生所希望的
频率处的输出。输出频率可以是
代表的这个公式：
M
值为fXTAL
FOUT = （
)x
8
N
其中f
XTAL
是晶体频率， M是环路除法
模量，和N是输出分频器模量。应注意的是
可以选择的M值，使得在PLL无法
实现循环锁定。为了避免这种情况，始终确保M是
选择为200
≤
M
≤
400为16MHz的输入参考。
M [ 8：0]和N [ 1：0] ，通常在上电时指定一次，
通过并行接口，然后可能再次通过
串行接口。这种方法允许设计师带来
向上以一个频率的应用程序，然后改变或细
调的时钟，以控制串行接口的能力
变得可用。为了最大限度地减少在频率瞬变
域，输出应在最小步长大小而变化
可能。
T2
0
0
0
0
1
1
1
1
T1
0
0
1
1
0
0
1
1
T0
0
1
0
1
0
1
0
1
高
FREF
TEST
数据输出 - 最后位SR
FOUT / FOUT
FVCO
÷
N
FVCO
÷
N
FVCO
÷
N
FVCO
÷
N
FVCO
÷
N
FVCO
÷
N
S_
时钟
÷
N
FVCO
÷
N
M计数器输出
FOUT
低
S_
时钟
÷
M
FOUT
÷
4
测试输出为几个中的一个提供可见性
内部节点（如通过T测定[1：0 ]中的串行比特
配置流）。它不是通过平行配置的
界面。虽然它是可以选择的节点
表示FOUT ，将TTL输出可能不能够切换
足够快一些的更高的输出频率。在T2 ，
T1 ， T0配置锁存器预设为000时， P
●负载
低，从而使FOUT输出作为无抖动成为可能。
串行配置端口可用于选择的所述一个
复用功能该引脚。
测试寄存器装入的前三个比特， N个
注册到未来两年的M寄存器与八强
对S_数据流的比特
数据
输入。对于每个寄存器
最显著位被首先加载（T2， N1和M8） 。
当T [2：0 ]被设定为100的SY89429V被置于PLL的
旁路模式。在这种模式下， S_
时钟
输入被直接送入
成M和N分频器。 N分频器驱动FOUT
差分对和所述M计数器驱动测试输出引脚。
在这种模式下， S_
时钟
输入可用于低速
板级功能测试和调试。旁路PLL和
驾驶FOUT直接为用户提供了在测试更多的控制
通过时钟树发送时钟（详细见框图） 。
由于S_
时钟
是一个TTL电平的输入频率
不限于250MHz的或更少。这意味着最快的FOUT
引脚可通过S_进行切换
时钟
是125MHz的作为
在N计数器的最小分频比为2。注意，对M
在测试输出计数器输出将不会是一个50％的占空比
由于该方法的分频器来实现。
S
●时钟
S
数据
T2
第一次
位
T1
T0
N1
N0
M8
M7
M6
M5
M4
M3
M2
M1
M0
LAST
位
S
●负载
M[8:0]
N[1:0]
M，N
P
●负载
5
QQ：2880707522 复制
