麦克雷尔INC 。
精密边缘
SY89429A
引脚说明
输入
XTAL1 ， XTAL2
这些销形成一个振荡器，当连接到一个外部
水晶。该晶体是串联谐振。可替换地，这些引脚
可以由外部源来驱动100K PECL电平。
S_
负载
这TTL引脚加载配置锁存器的内容
的移位寄存器。该锁存器是透明的，当这
信号为高电平;因此，寄存器的数据必须是稳定的
HIGH到LOW S_过渡
负载
正确操作。
S_
数据
这个TTL引脚是输入到串行配置移
寄存器。
S_
时钟
此TTL电针钟表串行配置的移位寄存器。上
此信号的上升沿，从S_数据
数据
进行采样。
P_
负载
这TTL引脚加载配置锁存器的内容
并行输入。该锁存器是透明的时
这个信号是低电平;因此，该并行数据必须是稳定的上
P_的低到高的转变
负载
正确操作。
M[8:0]
这些TTL引脚用来配置PLL环路分频器。
他们采样P_的低到高的转变
负载
.
M [ 8]是MSB中，M [0]是LSB 。在M中的二进制计数
销相当于为PLL分频值。
N[1:0]
这些TTL引脚用来配置输出分频器
模量。他们被采样到低到高的转变
P_的
负载
.
输出
FOUT ， FOUT
这些差分正ECL参考信号（ PECL ）
是合成器的输出。
TEST
这个TTL输出的功能由串行确定
配置位T [ 2 ： 0 ] 。
动力
V
CC1
这是正电源的芯片和被正常地连接
为+ 5.0V 。
V
CC_OUT
这是PECL输出， FOUT和正参考
FOUT 。它被限制为小于或等于
VCC1
.
V
CC_QUIET
这是正电源的PLL和应作为加热器
免费尽可能低抖动的操作。
GND
这些引脚是负电源的芯片，并
通常都连接到地。
其他
LOOP_FILTER
这是一个模拟I / O引脚，提供了环路滤波器的
PLL 。
LOOP_REF
这是一个模拟I / O引脚，提供了一个参考电压
对于PLL 。
N[1:0]
00
01
10
11
输出部
2
4
8
16
3
麦克雷尔INC 。
精密边缘
SY89429A
与16MHZ输入
VCO频率
（兆赫）
400
402
404
406
794
796
798
800
M的数量
200
201
202
203
397
398
399
400
256
M8
0
0
0
0
1
1
1
1
128
M7
1
1
1
1
1
1
1
1
64
M6
1
1
1
1
0
0
0
0
32
M5
0
0
0
0
0
0
0
0
16
M4
0
0
0
0
0
0
0
1
8
M3
1
1
1
1
1
1
1
0
4
M2
0
0
0
0
1
1
1
0
2
M1
0
0
1
1
0
1
1
0
1
M0
0
1
0
1
1
0
1
0
绝对最大额定值
(1)
符号
V
CC
V
I
I
OUT
T
商店
T
A
注意：
如果绝对最大额定值被超过，可能会出现1永久性设备损坏。这是一个额定值只和功能的操作是不是在暗示
条件比本数据表中的操作部分详述的其他。长期在绝对最大ratlng条件下长时间
可能会影响器件的可靠性。
参数
电源电压
输入电压
输出源
储存温度
工作温度
连续
浪涌
价值
-0.5到+7.0
-0.5到+7.0
50
100
-65到+150
-0至+75
单位
V
V
mA
°C
°C
功能说明
内部振荡器使用外部石英晶体作为
依据其频率基准。基准电压源的输出
振荡器由8被发送到相位前分割
探测器。用16MHz晶振，这提供了一个参考
频率为2MHz 。
在PLL中的VCO工作在400-800MHz范围内的。
其输出通过由任一构成的分压器按比例
串行或并行接口。该环路除法器的输出也是
施加到相位检测器。
鉴相器和环路滤波器迫使VCO输出
频率是通过调整M倍基准频率
VCO控制电压。需要注意的是对于M的某些值（无论是
过高或过低） ，PLL将无法实现环锁。外
环路滤波器组件被用于允许对最佳相位
抖动性能。
该VCO的输出也通过一个输出分
被发送到的PECL输出驱动器之前。输出分频器
通过两种串行或并行接口配置
并能提供四个分频比（2 ，4，8或16）之一。这
分频器延伸部分的性能，同时提供一个
占空比为50％ 。
输出驱动器从输出分频器采用差分驱动
并能够驱动一对传输线终止
4
in 50½. The positive reference for the output driver is provided by
一个专用的电源引脚（V
CC_OUT
），以减少噪声，并提供
应用的灵活性。
构造逻辑有两部分：串联和并联。
并行接口使用的值在M [ 8：0]和N [1 ：0]的
输入配置内部计数器。在系统正常
复位时， P_
负载
输入保持低电平直到电源后一段时间
变为有效。随着S_
负载
保持为低，在低到高
P_过渡
负载
，平行输入捕获。并行
接口的优先级高于所述串行接口。内部上拉
被设置在M个电阻器[ 8：0]和N [ 1：0]的输入，以减少
元件数量。
串行接口逻辑与一个14位的移位来实现
注册方案。每个上升沿一旦寄存器移
S_
时钟
输入。串行输入S_
数据
必须满足设置和
如在此交流参数部分指定举行时间
数据表。随着P_
负载
举高，配置锁存器
将捕获在所述移位寄存器中的值的高电平到低电平
该S_边缘
负载
输入。见编程节以了解更多
信息。
测试输出反映了各种内部节点值是
位串行数据流中：通过T [0 2]控制。见
有关更多信息，编程部分。
麦克雷尔INC 。
精密边缘
SY89429A
编程接口
编程器件时，通过适当完成
配置内部分隔，以产生所希望的
频率处的输出。输出频率可以是
代表的这个公式：
测试输出为几个中的一个提供可见性
内部节点（如通过T测定[1：0 ]中的串行比特
配置流）。它不是通过配置
并行接口。虽然它是可以选择的节点
表示FOUT ，将TTL输出可能不能够
切换速度不够快一些的更高的输出频率。
在T2 ， T1 ， T0配置锁存器预设为000时，
P_LOAD低，使得FOUT输出作为无抖动的
可能。串行配置端口可以用来选择
1的复用功能是该引脚。
测试寄存器装入的前三个比特， N个
注册到未来两年的M寄存器与八强
对S_数据流的比特
数据
输入。对于每个寄存器
最显著位被首先加载（T2， N1和M8） 。
当T [2：0 ]被设定为100的SY89429A被置于PLL的
旁路模式。在这种模式下， S_
时钟
输入被直接送入
成M和N分频器。 N分频器驱动FOUT
差分对和所述M计数器驱动测试输出
引脚。在这种模式下， S_
时钟
输入可用于低
高速板级功能测试或调试。绕过
PLL和驾驶FOUT直接为用户提供了更多的控制
通过时钟树发来的测试时钟（见详细
框图） 。由于S_
时钟
是一个TTL电平的输入
频率限制为250MHz的或更少。这意味着最快
在FOUT引脚可通过S_进行切换
时钟
为125MHz的作为
在N计数器的最小分频比为2。注意，
在测试输出M计数器的输出不会是一个50 ％的占空
周期由于除法器的实现方式。
其中f
XTAL
是晶体频率， M是环路除法
模量，和N是输出分频器模量。应注意的是
可以选择的M值，使得在PLL无法
实现循环锁定。为了避免这种情况，始终确保M是
选择为200μM的400为16MHz的输入参考。
M [ 8：0]和N [ 1：0] ，通常在上电时指定一次，
通过并行接口，然后可能再次通过
串行接口。这种方法允许设计师
调出应用程序在一个频率，然后更改或
微调的时钟，以控制串行接口的能力
变得可用。为了最大限度地减少在频率瞬变
域，输出应在最小步长大小而变化
可能。
T2
0
0
0
0
1
1
1
1
T1
0
0
1
1
0
0
1
1
T0
0
1
0
1
0
1
0
1
高
FREF
TEST
数据输出 - 最后位SR
FOUT / FOUT
FVCO ÷N
FVCO ÷N
FVCO ÷N
FVCO ÷N
FVCO ÷N
FVCO ÷N
S_
时钟
÷ N
FVCO ÷N
M计数器输出
FOUT
低
S_
时钟
÷ M
FOUT - 4
S
_ CL OCK
S
_ DA TA
T2
第一次
位
T1
T0
N1
N0
M8
M7
M6
M5
M4
M3
M2
M1
M0
LAST
位
S
- 负载
M[ 8 :0 ]
N[ 1 :0 ]
P
- 负载
M，N
输入S_
数据
到M0则M1，则M 2，等等，如上文所示。
5
QQ：2880707522 复制
