麦克雷尔INC 。
3.3V 28Mbps - 2.7Gbps的AnyRate
时钟并用数据恢复
集成的时钟乘法器
描述
SY87721L
SY87721L
特点
s
恢复任何数据和时钟从28Mbps到
2.7Gbps
OC- 1 ， OC - 3 ， OC- 12 ， OC- 48 ， ATM
千兆以太网，快速以太网
光纤通道， 2个光纤通道
P1394 ， Infiniband的
SMPTE -259 ， SMPTE -292
专有的光纤传输
s
具有低抖动集成时钟乘法器单元
GENERATION
s
符合Bellcore实验室， ITU / CCITT和ANSI
特定网络阳离子
s
选择MUX的通过;避免抖动
通过背板的积累切换时
s
可提供64引脚EPAD - TQFP封装
该SY87721L是一个完整的时钟恢复和数据
重定时的数据传输速率从28Mbps至集成电路
2.7Gbps的NRZ包括SONET FEC数据速率。包括
在设备，是一个完全集成的时钟乘法器单元（ CMU ）
其能够覆盖的生成频率
相同的数据速率范围为CDR 。该装置是理想
适合SONET / SDH / ATM ，光纤信道和千兆
以太网的应用，以及其它高速数据
传输应用。
时钟恢复和数据重定时是通过执行
直接同步的片内VCO的输入数据
流。 VCO的中心频率由控制
参考时钟的频率和所选择的分频比。
片上时钟产生是通过使用一个执行
倍频PLL用一个字节速率或码组率
源作为参考。
简化的框图
SY87721L
AnyRate
DATA IN
2
CDR
AnyRate
数据输出
2
2
回收
时钟
参考
时钟
2
CMU
2
发送
时钟
应用
s
SONET / SDH / ATM为基础的传输系统，
模块和测试设备
s
应答器和中继节
s
多路复用器：进入加一滴（ ADM ）和终端（ TM ）
s
太比特路由器和宽带交叉连接
s
光纤测试设备
AnyRate是麦克雷尔公司的注册商标。
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1
冯：B
修订： / 0
发行日期： 2005年7月
麦克雷尔INC 。
SY87721L
系统框图
SY889x3
纤维
PIN二极管
TIA
后置放大器
SY87721L
RDATA
SY87724L
4，5， 8，10位
RCLK
解复用
LOCK
AnyRate
CDR
TCLK
MUX
4，5， 8，10位
SY87729L
REF_CLK
CMU
AnyClock
27MHz
部分的
合成
SEL
SY889x2
纤维
激光
二极管
激光
二极管
司机
OC- 48眼图
TIME （ 100PS / DIV ）
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2
麦克雷尔INC 。
SY87721L
功能框图
PLLRW +
PLLRW-
PLLRN +
PLLRN-
ALRSEL
BRDMX
BRD多路复用器
BRD +
BRD-
RDOUTE +
RDIN +
RDIN-
相
检测器/
数据恢复
收费
泵
N / W
MUX
RDOUTE-
RDOUTC +
VCO
N/W1/W2/W3
RDOUTC-
RCLKE +
RCLKE-
RCLKC +
RCLKC-
PHASE /
频率
探测器
CD
链路故障
探测器
LFIN
REFCLK +
REFCLK-
PHASE /
频率
探测器
收费
泵
N / W
MUX
VCO
N/W1/W2/W3
除以1,2
4, 8, 10, 16,
20, 32
TCLKE +
TCLKE-
TCLKC +
TCLKC-
PLLSN-
PLLSW-
FREQSEL3
FREQSEL2
FREQSEL1
DIVSEL1
VCOSEL2
VCOSEL1
DIVSEL3
DIVSEL2
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3
PLLSW +
ENPECL
CLKSEL
PLLSN +
麦克雷尔INC 。
SY87721L
封装/订购信息
订购信息
(1)
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
GND
ENPECL
RDOUTE +
RDOUTE-
RDOUTC +
RDOUTC-
VCCO
RCLKE +
RCLKE-
RCLKC +
RCLKC-
VCCO
TCLKE +
TCLKE-
TCLKC +
TCLKC-
RDIN +
RDIN-
LFIN
BRD +
BRD-
VCCO
VCC
BRDMX
GND
VCC
GND
CD
FREQSEL3
FREQSEL2
FREQSEL1
VCOSEL2
64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49
VCOSEL1
PLLRN +
PLLRN-
NC
PLLRW +
PLLRW-
NC
VCCA
GNDA
PLLSW-
PLLSW +
NC
PLLSN-
PLLSN +
NC
NC
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
产品型号
SY87721LHI
SY87721LHITR
(2)
SY87721LHG
(3)
SY87721LHG
(2, 3)
包
TYPE
H64-1
H32-1
H32-1
H32-1
操作
范围
产业
产业
产业
产业
包
记号
SY87721LHI
SY87721LHI
SY87721LHG与
无铅扎线指标
SY87721LHG与
无铅扎线指标
领导
完
的Sn-Pb
的Sn-Pb
无铅
镍钯金
无铅
镍钯金
64-Pin
EPAD - TQFP
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
NC
DIVSEL1
DIVSEL2
DIVSEL3
ALRSEL
CLKSEL
GND
VCC
GND
GND
GND
GND
VCC
REFCLK-
REFCLK +
GND
注意事项：
1.联系工厂用于芯片的可用性。骰子是保证在T
A
= 25 ° C，仅直流ELECTRICALS 。
2.磁带和卷轴。
3.推荐用于新设计。
引脚名称
输入
BRDMX [ BRD复]
- PECL输入
这个信号表明数据出现什么样的BRD ±
输出。当逻辑高电平， BRD ±是直接拷贝了什么
出现在RDOUTC ± 。当逻辑低， BRD ±是副本
这似乎在RDIN ± 。不像RDOUTC ± ， BRD ±传达
即使当ENPECL是逻辑低有效数据。请参考
到表1中。
BRDMX （输入）
0
1
BRD
±
（输出）
RDIN-
RDOUTC-
表1. BRDMX真值表
正常情况下由接收PLL 。当此输入为LOW时，
在RDOUT输出数据将在内部强制为
常低，链路故障指示器输出LFIN强制
低，和时钟恢复PLL强制锁定到
从REFCLK生成合成的时钟频率。
VCOSEL1 ， VCOSEL2 [ VCO选择]
- TTL输入
这些输入选择通过输出时钟频率范围
或者三个锁相环，或SONET / SDH的特定的PLL之一。
只有选定的PLL被使能。所有其他的PLL都
禁用。请参阅表3的更多细节。
FREQSEL1 ， ... ， FREQSEL3 [频率选择]
- TTL输入
这些输入选择VCO的后分频比。
请参阅表3的更多细节。
DIVSEL1 ， ... ， DIVSEL3 [分频器选择]
- TTL输入
这些输入中选择的输出时钟之间的比率
频率（ RCLK / TCLK ）及REFCLK输入频率
如表4所示。请注意，除以32
选择， “011” ，仅用于当FREQSEL
被设置为“ 000 ”
DIVSEL1
0
0
0
0
1
1
1
1
DIVSEL2
0
0
1
1
0
0
1
1
DIVSEL3
0
1
0
1
0
1
0
1
REFCLK
倍增器
1
2
4
32
8
10
16
20
RDIN
±
[串行数据输入]
- 差分PECL输入
这种差分输入接收接收串行数据
流。内部接收PLL恢复嵌入式
时钟（ RCLK ）和数据（ RDOUT ）的信息。传入
数据速率可以是在一个10的频率范围内，或可以
是五个具体频率之一，根据不同的状态
的FREQSEL和VCOSEL引脚。该RDIN-引脚具有
内部75KΩ电阻连接到V
CC
.
REFCLK
±
[参考时钟]
- 差分PECL输入
这个输入被用作内部参考
频率合成器和“培训”的频率为
接收器PLL保持它在没有数据中心
在RDIN输入进来。的输入频率
REFCLK被限制到340MHz的或更少，这取决于
设置在DIVSEL信号。该REFCLK-引脚具有
内部75KΩ电阻连接到V
CC
.
CD [载波检测]
- PECL输入
这个输入控制接收的恢复功能
PLL和可通过载体被驱动检测的光输出
模块或从外部转移检测电路。当
该输入为高电平时，输入数据流（ RDIN ）被回收
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表2
(1)
。参考时钟倍频器真值表
注意：
1. FREQSEL和DIVSEL导致不确定的行为有些组合。
请参阅表3的更多细节。
4
麦克雷尔INC 。
SY87721L
CLKSEL [时钟选择]
- TTL输入
此输入用于选择的恢复的时钟
接收器PLL （ CLKSEL =高）或的时钟
频率合成器（ CLKSEL = LOW）到TCLK
输出。不要使用歪斜匹配。
ENPECL [启用ECL ]
- TTL输入
这个输入，当高电平（ ENPECL = 1），使
差分PECL输出TCLKE ± ， RDOUTE ±和RCLKE ± 。
它还禁止CML输出，通过设置TCLKC + ，
RDOUTC +和RCLKC +逻辑高电平和设置TCLKC- ，
RDOUTC-和RCLKC-逻辑低电平。
当置为低电平（ ENPECL = 0），该信号使
差分CML输出TCLKC ± ， RDOUTC ±和RCLKC ± 。
它还禁止PECL输出设置TCLKE + ，
RDOUTE +和RCLKE +逻辑高电平和设置TCLKE- ，
RDOUTE-和RCLKE-逻辑低电平。
ALRSEL [自动锁定范围选择]
- TTL输入
该管脚定义的频率差，并且
频率差的滞后，在其“在锁定”和“出
锁定“条件申报。请参阅“交流
特色“的更多细节。
输出
BRD
±
[缓存恢复数据]
- 差分CML输出
该信号可以是一个缓冲RDIN ±或者RDOUTC ± ，
根据BRDMX输入的状态。这允许
用户有选择地绕过CDR与否，保证通过
架构。这CML输出具有400mV的的电压摆幅
加载。
LFIN [链接故障指示]
- O.C. TTL输出
该输出表示输入数据流的状态
RDIN 。高电平表示内部时钟恢复
PLL被锁定到输入数据流。 LFIN会
高，如果光盘为HIGH和RDIN是频率范围内
的接收PLL （按照ALRSEL ） 。 LFIN是
异步输出。
RDOUTE
±
[接收数据输出]
- 差分PECL输出
这些ECL 100K输出（ + 3.3V参考）表示
所恢复的数据，从输入数据流（ RDIN ） 。这是
在RCLK的上升沿指定。
RDOUTC
±
[接收数据输出]
- 差分CML输出
这是慢性粒细胞白血病的版本RDOUTE ±的。
RCLKE
±
[接收时钟输出]
- 差分PECL输出
这些ECL 100K输出（ + 3.3V参考）表示
所恢复的时钟用于采样恢复的数据
（ RDOUT ） 。
RCLKC
±
[接收时钟输出]
- 差分CML输出
这是慢性粒细胞白血病的版本RCLKE ±的。
TCLKE
±
[发送时钟输出]
- 差分PECL输出
这些ECL 100K输出（ + 3.3V参考）表示
无论所恢复的时钟（ CLKSEL =高）用于采样
所恢复的数据（ RDOUT ）或的发射时钟
频率合成器（ CLKSEL = LOW） 。
TCLKC
±
[发送时钟输出]
- 差分CML输出
这是慢性粒细胞白血病的版本TCLKE ±的。
PLLSN + ， PLLSN- [时钟合成环路滤波器]
外部环路滤波器引脚的时钟合成窄
乐队PLL 。
PLLSW + ， PLLSW- [时钟合成环路滤波器]
外部环路滤波器引脚的时钟综合宽带
PLL 。
PLLRN + ， PLLRN- [时钟恢复环路滤波器]
外部环路滤波器引脚的时钟恢复窄
乐队PLL 。
PLLRW + ， PLLRW- [时钟恢复环路滤波器]
外部环路滤波器引脚的时钟恢复宽带
PLL 。
OTHERS
VCC
VCCO
VCCA
GND
GNDA
NC
电源电压
输出电源电压
模拟电源电压
地
模拟地
这些引脚用于工厂测试，并要
正常使用时悬空。
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5
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