麦克雷尔INC 。
5V / 3.3V 32-1250Mbps AnyRate
SY87701V
SY87701V
时钟和数据恢复
使用低功耗SY87701AL为3.3V系统
特点
s
3.3V和5V电源选项
s
时钟和从32Mbps的数据恢复至
1.25Gbps的NRZ数据流，时钟生成从
32Mbps的1.25Gbps的
s
符合Bellcore实验室， ITU / CCITT和ANSI
规范的应用程序，如OC -1， OC-3 ，
OC- 12 ， ATM ， FDDI ，光纤通道和千兆
以太网，以及专有的应用程序
s
两个片上锁相环：一个用于时钟生成和
另一对时钟恢复
s
可选的参考频率
s
差分PECL高速串行I / O
s
线路接收器输入：无需外部缓冲
s
链路故障指示
s
100K ECL兼容的I / O
s
可提供32引脚EPAD - TQFP和28引脚SOIC
封装（ 28引脚SOIC可用，但不是
推荐用于新的设计，见第2页
详细
AnyRate
描述
该SY87701V是一个完整的时钟恢复和数据
重定时的数据传输速率从32Mbps的集成电路
高达1.25Gbps的NRZ 。该装置特别适用于
SONET / SDH / ATM和光纤通道应用和
其它高速数据传输系统。
时钟恢复和数据重定时是通过执行
直接同步的片内VCO到传入
数据流。 VCO的中心频率由控制
基准时钟的频率和所选择的分频
比。片上时钟发生器是通过执行
使用的倍频PLL与字节速率源
作为参考。
该SY87701V还包括链路故障检测
电路。
数据表和支持文档上可以找到
麦克雷尔公司的网站： www.micrel.com 。
应用
s
s
s
s
SONET / SDH / ATM OC - 1 ， OC - 3 ， OC- 12 ， OC- 24
光纤通道， ESCON ， SMPTE 259
千兆以太网/快速以太网
专有架构，高达1.25Gbps的
框图
PLLR P / N
RDOUTP
（ PECL ）
RDOUTN
RCLKP
（ PECL ）
RCLKn
RDINP
（ PECL ）
RDINN
相
探测器
0
1
PHASE /
频率
探测器
链接
故障
探测器
收费
泵
VCO
CD
（ PECL ）
REFCLK
（ TTL）的
LFIN
（ TTL）的
PHASE /
频率
探测器
收费
泵
VCO
1
0
TCLKP
（ PECL ）
TCLKn
V
CC
V
CCA
V
CCO
GND
分频器
按8，10 ，16，20
SY87701V
DIVSEL 1/2
（ TTL）的
PLLS P / N
FREQSEL 1/2/3
（ TTL）的
CLKSEL
（ TTL）的
AnyRate是麦克雷尔公司的注册商标。
M9999-073008
hbwhelp@micrel.com或（408） 955-1690
冯：
修订： / 0
1
发行日期： 2008年7月
麦克雷尔INC 。
SY87701V
封装/订购信息
订购信息
(1)
VCCA 1
LFIN 2
DIVSEL1 3
RDINP 4
RDINN 5
FREQSEL1 6
REFCLK 7
FREQSEL2 8
N / C 10
PLLSP 11
PLLSN 12
GND 13
GND 14
顶视图
SOIC
Z28-1
＆放大器;
S28-1
28 VCC
27 CD
26 DIVSEL2
25 RDOUTP
24 RDOUTN
23 VCCO
22 RCLKP
21 RCLKN
20 VCCO
19 TCLKP
18 TCLKN
17 CLKSEL
16 PLLRP
15 PLLRN
产品型号
SY87701VZC
(3, 4)
SY87701VZCTR
(2, 3, 4)
SY87701VHC
(3)
SY87701VHCTR
(2, 3)
SY87701VZH
(3, 4)
SY87701VZHTR
(2, 3, 4)
SY87701VHH
(3)
SY87701VHHTR
(2, 3)
包
TYPE
Z28-1
Z28-1
H32-1
H32-1
Z28-1
Z28-1
H32-1
H32-1
操作
范围
广告
广告
广告
广告
广告
广告
广告
广告
包
记号
SY87701VZC
SY87701VZC
SY87701VHC
SY87701VHC
SY87701VZH与
无铅棒线指标
SY87701VZH与
无铅棒线指标
SY87701VHH与
无铅棒线指标
SY87701VHH与
无铅棒线指标
领导
完
的Sn-Pb
的Sn-Pb
的Sn-Pb
的Sn-Pb
镍钯金
无铅
镍钯金
无铅
镍钯金
无铅
镍钯金
无铅
28引脚SOIC （ Z28-1 ）
注意事项：
1.联系工厂用于芯片的可用性。骰子是保证在T
A
= 25 ° C，仅直流ELECTRICALS 。
2.磁带和卷轴。
3.无铅封装推荐用于新设计。
4.为了达到最佳的可靠性，应小心使用Z28-1 SOIC封装，以保持时采取
包的情况下温度等于或低于70℃。
DIVSEL1
32
NC
RDINP
RDINN
FREQSEL1
REFCLK
FREQSEL2
FREQSEL3
NC
1
2
3
4
5
6
7
8
9
DIVSEL2
VCCA
VCCA
LFIN
PLLSN
31 30 29 28 27 26 25
24 RDOUTP
23 RDOUTN
22 VCCO
顶视图
EPAD - TQFP
H32-1
21 RCLKP
20 RCLKN
19 VCCO
18 TCLKP
17 TCLKN
10 11 12 13 14 15 16
VCC
VCC
PLLRN
CD
32-Pin
EPAD TQFP （ H32-1 ）
M9999-073008
hbwhelp@micrel.com或（408） 955-1690
PLLSP
GNDA
GND
PLLRP
GND
CLKSEL
2
麦克雷尔INC 。
SY87701V
引脚说明
输入
RDINP ， RDINN [串行数据输入]
差分PECL 。
这些内置的线路接收器输入端被连接到所述
差动接收串行数据流。内部接收
锁相环恢复嵌入的时钟（ RCLK ）和数据
（ RDOUT ）的信息。传入的数据速率可以是内
八个频率范围中的一个视的状态
在FREQSEL引脚。请参见“频率选择”表格。
REFCLK [参考时钟]
TTL输入。
这个输入被用作内部参考
频率合成器和“培训”的频率为
接收器PLL保持它在没有数据中心
在RDIN输入进来。
CD [载波检测]
PECL输入。
这个输入控制接收的恢复功能
PLL和可通过载体被驱动检测的光输出
模块或从外部转移检测电路。当
这个输入是高电平的输入数据流（ RDIN ）被回收
正常情况下由接收PLL 。当此输入为低电平时，
在输入RDIN数据将在内部强制为常数
低电平时，数据输出RDOUT将保持为低，该链接
故障指示器输出LFIN强制为低，时钟
恢复PLL强制锁定到时钟频率
从REFCLK产生。
FREQSEL1 ， ... ， FREQSEL3 [频率选择]
TTL
输入。
这些输入中选择的输出时钟的频率范围
在所示的
“频率选择”
表。
DIVSEL1 ， DIVSEL2 [分频器选择]
TTL输入。
这些输入中选择的输出时钟之间的比率
频率（ RCLK / TCLK ）及REFCLK输入频率
如图中
“参考频率选择”
表。
CLKSEL [时钟选择]
TTL输入。
此输入用于选择的恢复的时钟
接收器PLL （ CLKSEL =高）或的时钟
频率合成器（ CLKSEL = LOW）到TCLK
输出。
输出
LFIN [链接故障指示器]
TTL输出。
该输出表示输入数据流的状态
RDIN 。高电平信号，表示当内部
时钟恢复PLL被锁定到输入数据
流。 LFIN会高，如果CD为高，并RDIN内
频率范围内接收PLL （ 1000PPM ）的。 LFIN
是一个异步输出。
RDOUTP ， RDOUTN [接收数据输出]
迪FF erential
PECL 。
这些ECL 100K输出（ + 3.3V或+ 5V参考）
表示从输入数据流中恢复的数据
（ RDIN ） 。这个恢复的数据被采样的上升沿
的RCLK 。
RCLKP ， RCLKN [时钟输出]
差分PECL 。
这些ECL 100K输出（ + 3.3V或+ 5V参考）
表示用于采样恢复的恢复时钟
数据（ RDOUT ） 。
TCLKP ， TCLKN [时钟输出]
差分PECL 。
这些ECL 100K输出（ + 3.3V或+ 5V参考）
代表任一所恢复的时钟（ CLKSEL =高）用
抽样所恢复的数据（ RDOUT ）或发射时钟
频率合成器（ CLKSEL =低） 。
PLLSP ， PLLSN [时钟合成PLL环路滤波器]
外部环路滤波器引脚的时钟PLL合成。
PLLRP ， PLLRN [时钟恢复PLL环路滤波器]
外部环路滤波器引脚接收器PLL 。
电力&地
V
CC
V
CCA
V
CCO
GND
N / C
注： 1 。
电源电压
（注1 ）
模拟电源电压
（注1 ）
输出电源电压
（注1 ）
地
无连接
V
CC
, V
CCA
, V
CCO
必须是相同的值。
M9999-073008
hbwhelp@micrel.com或（408） 955-1690
3
麦克雷尔INC 。
SY87701V
功能说明
时钟恢复
时钟恢复，如图框图生成
的时钟是在相同的频率作为输入的数据
比特率的串行数据输入端。时钟相位对准
由锁相环（PLL） ，使之在样品的中央数据
数据眼图。
的边沿跃迁之间的相位关系
数据和这些所产生的时钟的由比较
相位/频率检测器。输出脉冲从检测器
表示相位修正所需的方向。这些
脉冲由一个积分回路滤波器进行平滑处理。的输出
环路滤波器控制电压所控制的频率
振荡器（VCO） ，其生成所恢复的时钟。
没有输入数据的频率稳定性有保证
由交替的基准输入（ REFCLK ），该PLL锁定
到时，数据将丢失。如果传入的频率
信号由大于约1000ppm的具有各不相同
对于合成器频率时，PLL将被宣布
失锁状态，并且PLL将锁定到参考时钟。
环路滤波器传递函数被优化，以使
锁相环跟踪的抖动，但容许最小转换
密度预期在接收SONET的数据信号。这
传递函数产生持续一个为30μs的数据流
1或0为随机进入的NRZ数据。
时钟恢复PLL的总环路动态特性
提供抖动容限，它比指定的更好
宽容的GR- 253 -CORE 。
锁定检测
该SY87701V包含一个链接故障指示电路
监视的串行数据输入端的完整性。如果所接收到的
串行数据失败的频率测试时，PLL将被迫
锁定到本地参考时钟。这将保持正确的
所恢复的时钟输出的下信号的丢失频率
或损失的锁定条件。如果所恢复的时钟频率
通过更多地从本地参考时钟频率偏差
比约1000ppm的，在PLL将被宣告出局
的锁。该锁定检测电路将轮询输入数据流
在试图重新获取锁的数据。如果所恢复的
时钟频率被确定为是在大约
1000PPM时，PLL会在锁和锁声明
检测输出将处于活动状态。
M9999-073008
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4
麦克雷尔INC 。
SY87701V
特征
性能
该SY87701V PLL符合抖动规范
由Bellcore的定义提出了SONET / SDH设备
产品规格： GR- 253 -CORE ，第2期， 1995年12月
ITU-T建议： G.958文件，当用于
差分输入和输出。
输入抖动容限
输入抖动容限被定义为峰 - 峰
正弦抖动振幅施加在输入信号，即
导致等效1分贝光/电功率代价。
SONET输入抖动容限要求的条件是
输入抖动幅度，导致1分贝的等效
功率代价。
抖动转移
抖动转移函数被定义为抖动对比率
输出OC-N / STS-N信号施加在所述抖动
输入OC -N / STS - N信号与频率的关系。抖动转移
要求，如图2所示。
抖动产生
串行时钟和串行数据输出的抖动应
不超过0.01 U.I.有效值时的串行数据输入，没有
抖动呈现给串行数据输入端。
A
0.1
正弦输入
抖动幅度
（用户界面的P- P）的
抖动传递（分贝）
15
1.5
-20dB/decade
-20dB/decade
-20dB/decade
-20
接受
范围
0.40
f0
f1
f2
频率
f4
ft
fc
频率
OC / STS -N
水平
3
12
f0
（赫兹）
10
10
f1
（赫兹）
30
30
f2
（赫兹）
300
300
f3
（千赫）
6.5
25
ft
（千赫）
65
250
OC / STS -N
水平
3
12
fc
（千赫）
130
225
P
（ dB）的
0.1
0.1
图1.输入抖动容限
图2.抖动传递
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5
麦克雷尔INC 。
5V / 3.3V 32-1250Mbps AnyRate
时钟和数据恢复
SY87701V
SY87701V
特点
■
3.3V和5V电源选项
■
时钟和从32Mbps的数据恢复至
1.25Gbps的NRZ数据流，时钟生成从
32Mbps的1.25Gbps的
■
符合Bellcore实验室， ITU / CCITT和ANSI
规范的应用程序，如OC -1， OC-3 ，
OC- 12 ， ATM ， FDDI ，光纤通道和千兆
以太网，以及专有的应用程序
■
两个片上锁相环：一个用于时钟生成和
另一对时钟恢复
■
可选的参考频率
■
差分PECL高速串行I / O
■
线路接收器输入：无需外部缓冲
■
链路故障指示
■
100K ECL兼容的I / O
■
可提供32引脚EPAD - TQFP和28引脚SOIC
封装（ 28引脚SOIC可用，但不是
建议用于新设计）
AnyRate
描述
该SY87701V是一个完整的时钟恢复和数据
重定时的数据传输速率从32Mbps的集成电路
高达1.25Gbps的NRZ 。该装置特别适用于
SONET / SDH / ATM和光纤通道应用和
其它高速数据传输系统。
时钟恢复和数据重定时是通过执行
直接同步的片内VCO到传入
数据流。 VCO的中心频率由控制
基准时钟的频率和所选择的分频
比。片上时钟发生器是通过执行
使用的倍频PLL与字节速率源
作为参考。
该SY87701V还包括链路故障检测
电路。
数据手册和支持文档上可以找到
麦克雷尔公司的网站： www.micrel.com 。
应用
■
■
■
■
SONET / SDH / ATM OC - 1 ， OC - 3 ， OC- 12 ， OC- 24
光纤通道， ESCON ， SMPTE 259
千兆以太网/快速以太网
专有架构，高达1.25Gbps的
框图
PLLR P / N
RDOUTP
（ PECL ）
RDOUTN
RCLKP
（ PECL ）
RCLKn
RDINP
（ PECL ）
RDINN
相
探测器
0
1
PHASE /
频率
探测器
链接
故障
探测器
收费
泵
VCO
CD
（ PECL ）
REFCLK
（ TTL）的
LFIN
（ TTL）的
PHASE /
频率
探测器
收费
泵
VCO
1
0
TCLKP
（ PECL ）
TCLKn
V
CC
V
CCA
V
CCO
GND
分频器
按8，10 ，16，20
SY87701V
DIVSEL 1/2
（ TTL）的
PLLS P / N
FREQSEL 1/2/3
（ TTL）的
CLKSEL
（ TTL）的
AnyRate是麦克雷尔公司的注册商标。
M9999-111406
hbwhelp@micrel.com或（408） 955-1690
冯：M
修订： / 0
1
发行日期： 2006年11月
麦克雷尔INC 。
SY87701V
封装/订购信息
订购信息
(1)
VCCA 1
LFIN 2
DIVSEL1 3
RDINP 4
RDINN 5
FREQSEL1 6
REFCLK 7
FREQSEL2 8
N / C 10
PLLSP 11
PLLSN 12
GND 13
GND 14
顶视图
SOIC
Z28-1
＆放大器;
S28-1
28 VCC
27 CD
26 DIVSEL2
25 RDOUTP
24 RDOUTN
23 VCCO
22 RCLKP
21 RCLKN
20 VCCO
19 TCLKP
18 TCLKN
17 CLKSEL
16 PLLRP
15 PLLRN
产品型号
SY87701VZC
SY87701VZCTR
(2)
SY87701VHC
SY87701VHCTR
(2)
SY87701VZH
(3)
SY87701VZHTR
(2, 3)
SY87701VHH
SY87701VHHTR
(2, 3)
包
TYPE
Z28-1
Z28-1
H32-1
H32-1
Z28-1
Z28-1
H32-1
H32-1
操作
范围
广告
广告
广告
广告
广告
广告
广告
广告
包
记号
SY87701VZC
SY87701VZC
SY87701VHC
SY87701VHC
SY87701VZH与
无铅棒线指标
SY87701VZH与
无铅棒线指标
SY87701VHH与
无铅棒线指标
SY87701VHH与
无铅棒线指标
领导
完
的Sn-Pb
的Sn-Pb
的Sn-Pb
的Sn-Pb
镍钯金
无铅
镍钯金
无铅
镍钯金
无铅
镍钯金
无铅
28引脚SOIC （ Z28-1 ）
注意事项：
1.联系工厂用于芯片的可用性。骰子是保证在T
A
= 25 ° C，仅直流ELECTRICALS 。
2.磁带和卷轴。
3.无铅封装推荐用于新设计。
DIVSEL1
32
NC
RDINP
RDINN
FREQSEL1
REFCLK
FREQSEL2
FREQSEL3
NC
1
2
3
4
5
6
7
8
9
DIVSEL2
VCCA
VCCA
LFIN
PLLSN
31 30 29 28 27 26 25
24 RDOUTP
23 RDOUTN
22 VCCO
顶视图
EPAD - TQFP
H32-1
21 RCLKP
20 RCLKN
19 VCCO
18 TCLKP
17 TCLKN
10 11 12 13 14 15 16
VCC
VCC
PLLRN
CD
32-Pin
EPAD TQFP （ H32-1 ）
M9999-111406
hbwhelp@micrel.com或（408） 955-1690
PLLSP
GNDA
GND
PLLRP
GND
CLKSEL
2
麦克雷尔INC 。
SY87701V
引脚说明
输入
RDINP ， RDINN [串行数据输入]
差分PECL 。
这些内置的线路接收器输入端被连接到所述
差动接收串行数据流。内部接收
锁相环恢复嵌入的时钟（ RCLK ）和数据
（ RDOUT ）的信息。传入的数据速率可以是内
八个频率范围中的一个视的状态
在FREQSEL引脚。请参见“频率选择”表格。
REFCLK [参考时钟]
TTL输入。
这个输入被用作内部参考
频率合成器和“培训”的频率为
接收器PLL保持它在没有数据中心
在RDIN输入进来。
CD [载波检测]
PECL输入。
这个输入控制接收的恢复功能
PLL和可通过载体被驱动检测的光输出
模块或从外部转移检测电路。当
这个输入是高电平的输入数据流（ RDIN ）被回收
正常情况下由接收PLL 。当此输入为低电平时，
在输入RDIN数据将在内部强制为常数
低电平时，数据输出RDOUT将保持为低，该链接
故障指示器输出LFIN强制为低，时钟
恢复PLL强制锁定到时钟频率
从REFCLK产生。
FREQSEL1 ， ... ， FREQSEL3 [频率选择]
TTL
输入。
这些输入中选择的输出时钟的频率范围
在所示的
“频率选择”
表。
DIVSEL1 ， DIVSEL2 [分频器选择]
TTL输入。
这些输入中选择的输出时钟之间的比率
频率（ RCLK / TCLK ）及REFCLK输入频率
如图中
“参考频率选择”
表。
CLKSEL [时钟选择]
TTL输入。
此输入用于选择的恢复的时钟
接收器PLL （ CLKSEL =高）或的时钟
频率合成器（ CLKSEL = LOW）到TCLK
输出。
输出
LFIN [链接故障指示器]
TTL输出。
该输出表示输入数据流的状态
RDIN 。高电平信号，表示当内部
时钟恢复PLL被锁定到输入数据
流。 LFIN会高，如果CD为高，并RDIN内
频率范围内接收PLL （ 1000PPM ）的。 LFIN
是一个异步输出。
RDOUTP ， RDOUTN [接收数据输出]
迪FF erential
PECL 。
这些ECL 100K输出（ + 3.3V或+ 5V参考）
表示从输入数据流中恢复的数据
（ RDIN ） 。这个恢复的数据被采样的上升沿
的RCLK 。
RCLKP ， RCLKN [时钟输出]
差分PECL 。
这些ECL 100K输出（ + 3.3V或+ 5V参考）
表示用于采样恢复的恢复时钟
数据（ RDOUT ） 。
TCLKP ， TCLKN [时钟输出]
差分PECL 。
这些ECL 100K输出（ + 3.3V或+ 5V参考）
代表任一所恢复的时钟（ CLKSEL =高）用
抽样所恢复的数据（ RDOUT ）或发射时钟
频率合成器（ CLKSEL =低） 。
PLLSP ， PLLSN [时钟合成PLL环路滤波器]
外部环路滤波器引脚的时钟PLL合成。
PLLRP ， PLLRN [时钟恢复PLL环路滤波器]
外部环路滤波器引脚接收器PLL 。
电力&地
V
CC
V
CCA
V
CCO
GND
N / C
注： 1 。
电源电压
（注1 ）
模拟电源电压
（注1 ）
输出电源电压
（注1 ）
地
无连接
V
CC
, V
CCA
, V
CCO
必须是相同的值。
M9999-111406
hbwhelp@micrel.com或（408） 955-1690
3
麦克雷尔INC 。
SY87701V
功能说明
时钟恢复
时钟恢复，如图框图生成
的时钟是在相同的频率作为输入的数据
比特率的串行数据输入端。时钟相位对准
由锁相环（PLL） ，使之在样品的中央数据
数据眼图。
的边沿跃迁之间的相位关系
数据和这些所产生的时钟的由比较
相位/频率检测器。输出脉冲从检测器
表示相位修正所需的方向。这些
脉冲由一个积分回路滤波器进行平滑处理。的输出
环路滤波器控制电压所控制的频率
振荡器（VCO） ，其生成所恢复的时钟。
没有输入数据的频率稳定性有保证
由交替的基准输入（ REFCLK ），该PLL锁定
到时，数据将丢失。如果传入的频率
信号由大于约1000ppm的具有各不相同
对于合成器频率时，PLL将被宣布
失锁状态，并且PLL将锁定到参考时钟。
环路滤波器传递函数被优化，以使
锁相环跟踪的抖动，但容许最小转换
密度预期在接收SONET的数据信号。这
传递函数产生持续一个为30μs的数据流
1或0为随机进入的NRZ数据。
时钟恢复PLL的总环路动态特性
提供抖动容限，它比指定的更好
宽容的GR- 253 -CORE 。
锁定检测
该SY87701V包含一个链接故障指示电路
监视的串行数据输入端的完整性。如果所接收到的
串行数据失败的频率测试时，PLL将被迫
锁定到本地参考时钟。这将保持正确的
所恢复的时钟输出的下信号的丢失频率
或损失的锁定条件。如果所恢复的时钟频率
通过更多地从本地参考时钟频率偏差
比约1000ppm的，在PLL将被宣告出局
的锁。该锁定检测电路将轮询输入数据流
在试图重新获取锁的数据。如果所恢复的
时钟频率被确定为是在大约
1000PPM时，PLL会在锁和锁声明
检测输出将处于活动状态。
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麦克雷尔INC 。
SY87701V
特征
性能
该SY87701V PLL符合抖动规范
由Bellcore的定义提出了SONET / SDH设备
产品规格： GR- 253 -CORE ，第2期， 1995年12月
ITU-T建议： G.958文件，当用于
差分输入和输出。
输入抖动容限
输入抖动容限被定义为峰 - 峰
正弦抖动振幅施加在输入信号，即
导致等效1分贝光/电功率代价。
SONET输入抖动容限要求的条件是
输入抖动幅度，导致1分贝的等效
功率代价。
抖动转移
抖动转移函数被定义为抖动对比率
输出OC-N / STS-N信号施加在所述抖动
输入OC -N / STS - N信号与频率的关系。抖动转移
要求，如图2所示。
抖动产生
串行时钟和串行数据输出的抖动应
不超过0.01 U.I.有效值时的串行数据输入，没有
抖动呈现给串行数据输入端。
A
0.1
正弦输入
抖动幅度
（用户界面的P- P）的
抖动传递（分贝）
15
1.5
-20dB/decade
-20dB/decade
-20dB/decade
-20
接受
范围
0.40
f0
f1
f2
频率
f4
ft
fc
频率
OC / STS -N
水平
3
12
f0
（赫兹）
10
10
f1
（赫兹）
30
30
f2
（赫兹）
300
300
f3
（千赫）
6.5
25
ft
（千赫）
65
250
OC / STS -N
水平
3
12
fc
（千赫）
130
225
P
（ dB）的
0.1
0.1
图1.输入抖动容限
图2.抖动传递
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