【麦克雷尔INC 。3.3V 32-175Mbps AnyRate时钟和数据恢复SY87700LSY8】,IC型号SY87700LZI,SY87700LZI PDF资料,SY87700LZI经销商,ic,电子元器件-51电子网

麦克雷尔INC 。

3.3V 32-175Mbps AnyRate

时钟和数据恢复

SY87700L

特点

■

工业级温度范围（-40

C至+ 85

■

3.3V电源

■

SONET / SDH / ATM兼容

■

时钟和从32Mbps的数据恢复至

175Mbps的NRZ数据流，时钟生成从

以32Mbps的175Mbps

■

两个片上锁相环：一个用于时钟生成和

另一对时钟恢复

■

可选的参考频率

■

差分PECL高速串行I / O

■

线路接收器输入：无需外部缓冲

■

链路故障指示

■

100K ECL兼容的I / O

■

符合Bellcore实验室， ITU / CCITT和ANSI

规范的应用程序，如OC -1和

的OC-3以及专有的应用程序

■

可提供32引脚EPAD - TQFP和28引脚SOIC

封装（ 28引脚SOIC可用，但不是

建议用于新设计。）

描述

该SY87700L是一个完整的时钟恢复和数据

重定时的数据传输速率从32Mbps的集成电路

高达175Mbps的NRZ 。该装置特别适用于

SONET / SDH / ATM应用和其它高速数据

传输系统。

时钟恢复和数据重定时是通过执行

直接同步的片内VCO到传入

数据流。 VCO的中心频率由控制

基准时钟的频率和所选择的分频

比。片上时钟发生器是通过执行

使用的倍频PLL与字节速率源

作为参考。

该SY87700L还包括链路故障检测

电路。

所有支持文档可在麦克雷尔的网站上找到

网址为： www.micrel.com 。

应用

■

SONET / SDH / ATM OC -1， OC- 3

■

快速以太网， SMPTE 259

■

专有架构高达175Mbps

框图

PLLR P / N

RDOUTP

（ PECL ）

RDOUTN

PHASE /

频率

探测器

链接

故障

探测器

RDINP

（ PECL ）

RDINN

相

探测器

收费

泵

VCO

RCLKP

（ PECL ）

RCLKn

（ PECL ）

REFCLK

（ TTL）的

LFIN

（ TTL）的

PHASE /

频率

探测器

收费

泵

VCO

TCLKP

（ PECL ）

TCLKn

分频器

按8，10 ，16，20

SY87700L

DIVSEL 1/2

（ TTL）的

PLLS P / N

FREQSEL 1/2/3

（ TTL）的

CLKSEL

（ TTL）的

CCA

CCO

GND

AnyRate是麦克雷尔公司的注册商标。

M9999-111406

hbwhelp@micrel.com或（408） 955-1690

冯：H

修订： / 0

发行日期： 2006年9月

麦克雷尔INC 。

SY87700L

封装/订购信息

订购信息

(1)

VCCA 1

LFIN 2

DIVSEL1 3

RDINP 4

RDINN 5

FREQSEL1 6

REFCLK 7

FREQSEL2 8

N / C 10

PLLSP 11

PLLSN 12

GND 13

GND 14

28 VCC

27 CD

26 DIVSEL2

25 RDOUTP

24 RDOUTN

23 VCCO

22 RCLKP

21 RCLKN

20 VCCO

19 TCLKP

18 TCLKN

17 CLKSEL

16 PLLRP

15 PLLRN

产品型号

SY87700LZI

SY87700LZITR

(2)

SY87700LHI

SY87700LHITR

(2)

SY87700LZG

(3)

SY87700LZGTR

(2, 3)

SY87700LHG

SY87700LHGTR

(2, 3)

封装工作

TYPE

范围

Z28-1

H32-1

Z28-1

H32-1

产业

包

记号

SY87700LZI

SY87700LHI

领导

完

的Sn-Pb

SY87700LZG与

镍钯金

无铅条线指标无铅

SY87700LZG与

镍钯金

无铅条线指标无铅

SY87700LHG与

镍钯金

无铅条线指标无铅

SY87700LHG与

镍钯金

无铅条线指标无铅

28引脚SOIC （ Z28-1 ）

32 31 30 29 28 27 26 25

RDINP

RDINN

FREQSEL1

REFCLK

FREQSEL2

FREQSEL3

9 10 11 12 13 14 15 16

RDOUTP

RDOUTN

VCCO

RCLKP

RCLKn

VCCO

TCLKP

TCLKn

32引脚EPAD TQFP （ H32-1 ）

M9999-111406

hbwhelp@micrel.com或（408） 955-1690

PLLSP

PLLSN

GNDA

GND

PLLRN

PLLRP

CLKSEL

DIVSEL1

LFIN

VCCA

VCC

DIVSEL2

注意事项：

1.联系工厂用于芯片的可用性。骰子是保证在T

= 25 ° C，仅直流ELECTRICALS 。

2.磁带和卷轴。

3.无铅封装推荐用于新设计。

麦克雷尔INC 。

SY87700L

引脚说明

引脚数

SOIC

引脚数

TQFP

引脚名称

RDINP ，

RDINN

引脚功能

串行数据输入（差分PECL ）：这些内置线路接收器输入

连接到差分接收串行数据流。内部接收

锁相环恢复嵌入的时钟（ RCLK ）和数据（ RDOUT ）的信息。

传入的数据速率可以是内五个频率范围之一depend-

荷兰国际集团上的FREQSEL引脚的状态。请参见“频率选择”表格。

参考时钟（ TTL输入）：这个输入是用作参考

内置频率合成器和“培训”频率接收器

PLL以保持它在没有数据的RDIN输入进来的居中。

载波检测（ PECL输入）：这个输入控制的恢复功能

接收PLL ，并且可以通过载体被驱动检测的光输出

模块或从外部转移检测电路。当此输入为

高的输入数据流（ RDIN ）由接收正常恢复

PLL 。当此输入为低电平输入RDIN的数据将在内部

强制为恒定低电平时，数据输出RDOUT将保持低电平，则

链路故障指示器输出LFIN拉低，时钟恢复PLL

被迫寻找到从REFCLK生成的时钟频率。

频率选择（ TTL输入）：这些输入选择输出时钟

的频率范围，如图中的“频率选择”表。

分频比选择（ TTL输入）：这些输入选择之间的比率

输出时钟频率（ RCLK / TCLK ）及REFCLK输入频率为

在“参考频率选择”表格中。

时钟选择（ TTL输入）：这个输入是用来选择所恢复的

接收器PLL （ CLKSEL =高）或频率的时钟的时钟

合成器（ CLKSEL = LOW）到TCLK输出。

链路故障指示器（ TTL输出）：该输出指示的情况

输入数据流RDIN 。高电平信号，表示当内部

时钟恢复PLL被锁定到输入数据流。 LFIN会

高，如果光盘为HIGH和RDIN是频率范围内的接收

PLL （ 1000PPM ）。 LFIN是一个异步输出。

接收数据输出（差分PECL ）：这些ECL输出10万

表示从输入数据流（ RDIN ）所恢复的数据。这

回收指定针对RCLK的上升沿数据。

时钟输出（差分PECL ）：这些ECL 100K的输出代表

恢复的时钟用于采样恢复的数据（ RDOUT ）。

时钟输出（差分PECL ）：这些ECL 100K的输出代表

无论所恢复的时钟（ CLKSEL =高）用于采样回收

数据（ RDOUT ）或所述频率合成器的发送时钟

（ CLKSEL = LOW）。

时钟合成PLL环路滤波器。外部环路滤波器引脚的时钟

PLL合成。

时钟恢复PLL环路滤波器。外部环路滤波器引脚接收器

PLL 。

电源电压

(1)

模拟电源电压

(1)

输出电源电压

(1)

地

无连接

REFCLK

FREQSEL1,

FREQSEL2,

FREQSEL3

DIVSEL1,

DIVSEL2

CLKSEL

LFIN

RDOUTP ，

RDOUTN

RCLKP ，

RCLKn

TCLKP ，

TCLKn

20, 23

13, 14

27, 28,

29, 30

19, 22

12, 13

1, 8

PLLSP ，

PLLSN

PLLRP ，

PLLRN

CCA

CCO

GND

注意：

1. V

, V

CCA

, V

CCO

必须是相同的值。

M9999-111406

hbwhelp@micrel.com或（408） 955-1690

麦克雷尔INC 。

SY87700L

功能说明

时钟恢复

时钟恢复，如图框图生成

的时钟是在相同的频率作为输入的数据

比特率的串行数据输入端。时钟相位对准

由锁相环（PLL），使之在样品的中央数据

数据眼图。

的边沿跃迁之间的相位关系

数据和这些所产生的时钟的由比较

相位/频率检测器。输出脉冲从检测器

表示相位修正所需的方向。这些

脉冲由一个积分回路滤波器进行平滑处理。的输出

环路滤波器控制电压所控制的频率

振荡器（VCO），其生成所恢复的时钟。

没有输入数据的频率稳定性有保证

由交替的基准输入（ REFCLK ），该PLL锁定

到时，数据将丢失。如果传入的频率

信号由大于约1000ppm的具有各不相同

对于合成器频率时，PLL将被宣布

失锁状态，并且PLL将锁定到参考时钟。

环路滤波器传递函数被优化，以使

锁相环跟踪的抖动，但容许最小转换

密度预期在接收SONET的数据信号。这

传递函数产生持续一个为30μs的数据流

1或0为随机进入的NRZ数据。

时钟恢复PLL的总环路动态特性

提供抖动容限，它比指定的更好

宽容的GR- 253 -CORE 。

锁定检测

该SY87700L包含一个链接故障指示电路

监视的串行数据输入端的完整性。如果所接收到的

串行数据失败的频率测试时，PLL将被迫

锁定到本地参考时钟。这将保持正确的

所恢复的时钟输出的下信号的丢失频率

或损失的锁定条件。如果所恢复的时钟频率

通过更多地从本地参考时钟频率偏差

比约1000ppm的，在PLL将被宣告出局

的锁。该锁定检测电路将轮询输入数据流

在试图重新获取锁的数据。如果所恢复的

时钟频率被确定为是在大约

1000PPM时，PLL会在锁和锁声明

检测输出将处于活动状态。

M9999-111406

hbwhelp@micrel.com或（408） 955-1690

麦克雷尔INC 。

SY87700L

特征

性能

该SY87700L PLL符合抖动规范

由Bellcore的定义提出了SONET / SDH设备

产品规格： GR- 253 -CORE ，第2期， 1995年12月

ITU-T建议： G.958文件，当用于

差分输入和输出。

输入抖动容限

输入抖动容限被定义为峰 - 峰

正弦抖动振幅施加在输入信号，即

导致等效1分贝光/电功率代价。

SONET输入抖动容限要求的条件是

输入抖动幅度，导致1分贝的等效

功率代价。

抖动转移

抖动转移函数被定义为抖动对比率

输出OC-N / STS-N信号施加在所述抖动

输入OC -N / STS - N信号与频率的关系。抖动转移

要求，如图2所示。

抖动产生

串行时钟和串行数据输出的抖动应

不超过0.01 U.I.有效值时的串行数据输入，没有

抖动呈现给串行数据输入端。

抖动传递（分贝）

0.1

正弦输入

抖动幅度

（用户界面的P- P）的

1.5

-20dB/decade

-20

接受

范围

0.40

频率

OC / STS -N

水平

（赫兹）

300

（千赫）

6.5

（千赫）

OC / STS -N

水平

（千赫）

130

（ dB）的

0.1

图1.输入抖动容限

图2.抖动传递

M9999-111406

hbwhelp@micrel.com或（408） 955-1690

3.3V 32-175Mbps AnyRate

时钟和数据恢复

SY87700L

最终科幻

特点

工业级温度范围（-40

C至+ 85

3.3V电源

SONET / SDH / ATM兼容

时钟和从32Mbps的数据恢复至

175Mbps的NRZ数据流，时钟生成从

以32Mbps的175Mbps

两个片上锁相环：一个用于时钟生成和

另一对时钟恢复

可选的参考频率

差分PECL高速串行I / O

线路接收器输入：无需外部缓冲

链路故障指示

100K ECL兼容的I / O

符合Bellcore实验室， ITU / CCITT和ANSI

规范的应用程序，如OC -1和

的OC-3以及专有的应用程序

可提供32引脚EPAD - TQFP和28引脚SOIC

套餐

描述

该SY87700L是一个完整的时钟恢复和数据

重定时的数据传输速率从32Mbps的集成电路

高达175Mbps的NRZ 。该装置特别适用于

SONET / SDH / ATM应用和其它高速数据

传输系统。

时钟恢复和数据重定时是通过执行

直接同步的片内VCO到传入

数据流。 VCO的中心频率由控制

基准时钟的频率和所选择的分频

比。片上时钟发生器是通过执行

使用的倍频PLL与字节速率源

作为参考。

该SY87700L还包括链路故障检测

电路。

应用

SONET / SDH / ATM OC -1， OC- 3

快速以太网， SMPTE 259

专有架构高达175Mbps

框图

PLLR P / N

RDOUTP

（ PECL ）

RDOUTN

PHASE /

频率

探测器

链接

故障

探测器

RDINP

（ PECL ）

RDINN

相

探测器

收费

泵

VCO

RCLKP

（ PECL ）

RCLKn

（ PECL ）

REFCLK

（ TTL）的

LFIN

（ TTL）的

PHASE /

频率

探测器

收费

泵

VCO

TCLKP

（ PECL ）

TCLKn

分频器

按8，10 ，16，20

SY87700L

DIVSEL 1/2

（ TTL）的

PLLS P / N

FREQSEL 1/2/3

（ TTL）的

CLKSEL

（ TTL）的

CCA

CCO

GND

AnyRate是麦克雷尔公司的商标。

冯：D

修订： / 0

发行日期： 2002年6月

麦克雷尔

SY87700L

引脚配置

DIVSEL1

DIVSEL2

VCCA

VCCA 1

LFIN 2

DIVSEL1 3

RDINP 4

RDINN 5

FREQSEL1 6

REFCLK 7

FREQSEL2 8

N / C 10

PLLSP 11

PLLSN 12

GND 13

GND 14

顶视图

SOIC

Z28-1

28 VCC

27 CD

26 DIVSEL2

25 RDOUTP

24 RDOUTN

23 VCCO

22 RCLKP

21 RCLKN

20 VCCO

19 TCLKP

18 TCLKN

17 CLKSEL

16 PLLRP

15 PLLRN

LFIN

VCC

RDINP

RDINN

FREQSEL1

REFCLK

FREQSEL2

FREQSEL3

PLLSP

31 30 29 28 27 26 25

24 RDOUTP

23 RDOUTN

22 VCCO

顶视图

EPAD - TQFP

H32-1

21 RCLKP

20 RCLKN

19 VCCO

18 TCLKP

17 TCLKN

10 11 12 13 14 15 16

PLLRN

PLLSN

GNDA

GND

PLLRP

GND

CLKSEL

引脚说明

输入

RDINP ， RDINN [串行数据输入]

差分PECL

这些内置的线路接收器输入端被连接到所述

差动接收串行数据流。内部接收

锁相环恢复嵌入的时钟（ RCLK ）和数据

（ RDOUT ）的信息。传入的数据速率可以是内

五个频率范围之一视乎状态

FREQSEL引脚。请参见“频率选择”表格。

REFCLK [参考时钟]

TTL输入

这个输入被用作内部参考

频率合成器和"training"频率为

接收器PLL保持它在没有数据中心

在RDIN输入进来。

CD [载波检测]

PECL输入

这个输入控制接收的恢复功能

PLL和可通过载体被驱动检测的光输出

模块或从外部转移检测电路。当

这个输入是高电平的输入数据流（ RDIN ）被回收

正常情况下由接收PLL 。当此输入为低电平时，

在输入RDIN数据将在内部强制为常数

低电平时，数据输出RDOUT将保持为低，该链接

故障指示器输出LFIN强制为低，时钟

恢复PLL被迫寻找到的时钟频率

从REFCLK产生。

FREQSEL1 ， ... ， FREQSEL3 [频率选择]

TTL输入

这些输入中选择的输出时钟的频率范围

在“频率选择”表所示。

DIVSEL1 ， DIVSEL2 [分频器选择]

TTL输入

这些输入中选择的输出时钟之间的比率

频率（ RCLK / TCLK ）及REFCLK输入频率

如图所示，在“参考频率选择”表格。

CLKSEL [时钟选择]

TTL输入

此输入用于选择的恢复的时钟

接收器PLL （ CLKSEL =高）或的时钟

频率合成器（ CLKSEL = LOW）到TCLK

输出。

输出

LFIN [链接故障指示器]

TTL输出

该输出表示输入数据流的状态

RDIN 。高电平信号，表示当内部

时钟恢复PLL被锁定到输入数据

流。 LFIN会高，如果CD为高，并RDIN内

频率范围内接收PLL （ 1000PPM ）的。 LFIN

是一个异步输出。

麦克雷尔

SY87700L

RDOUTP ， RDOUTN [接收数据输出]

迪FF erential

PECL

这些电致化学发光100K输出表示已恢复数据

从输入数据流（ RDIN ）。此恢复的数据是

规定对RCLK的上升沿。

RCLKP ， RCLKN [时钟输出]

差分PECL

这些电致化学发光100K输出表示所恢复的时钟

用于采样恢复的数据（ RDOUT ）。

TCLKP ， TCLKN [时钟输出]

差分PECL

这些ECL 100K输出表示要么恢复

时钟（ CLKSEL =高）用于采样恢复的数据

（ RDOUT ）或所述频率合成器的发送时钟

（ CLKSEL = LOW）。

PLLSP ， PLLSN [时钟合成PLL环路滤波器]

外部环路滤波器引脚的时钟PLL合成。

PLLRP ， PLLRN [时钟恢复PLL环路滤波器]

外部环路滤波器引脚接收器PLL 。

电力&地

CCA

CCO

GND

N / C

电源电压

(1)

模拟电源电压

(1)

输出电源电压

(1)

地

无连接

注意：

, V

CCA

, V

CCO

必须是相同的值。

功能说明

时钟恢复

时钟恢复，如图框图生成

的时钟是在相同的频率作为输入的数据

比特率的串行数据输入端。时钟相位对准

由锁相环（PLL），使之在样品的中央数据

数据眼图。

的边沿跃迁之间的相位关系

数据和这些所产生的时钟的由比较

相位/频率检测器。输出脉冲从检测器

表示相位修正所需的方向。这些

脉冲由一个积分回路滤波器进行平滑处理。的输出

环路滤波器控制电压所控制的频率

振荡器（VCO），其生成所恢复的时钟。

没有输入数据的频率稳定性有保证

由交替的基准输入（ REFCLK ），该PLL锁定

到时，数据将丢失。如果传入的频率

信号由大于约1000ppm的具有各不相同

对于合成器频率时，PLL将被宣布

失锁状态，并且PLL将锁定到参考时钟。

环路滤波器传递函数被优化，以使

锁相环跟踪的抖动，但容许最小转换

密度预期在接收SONET的数据信号。这

传递函数产生持续一个为30μs的数据流

1或0为随机进入的NRZ数据。

时钟恢复PLL的总环路动态特性

提供抖动容限，它比指定的更好

宽容的GR- 253 -CORE 。

锁定检测

该SY87700L包含一个链接故障指示电路

监视的串行数据输入端的完整性。如果所接收到的

串行数据失败的频率测试时，PLL将被迫

锁定到本地参考时钟。这将保持正确的

所恢复的时钟输出的下信号的丢失频率

或损失的锁定条件。如果所恢复的时钟频率

通过更多地从本地参考时钟频率偏差

比约1000ppm的，在PLL将被宣告出局

的锁。该锁定检测电路将轮询输入数据流

在试图重新获取锁的数据。如果所恢复的

时钟频率被确定为是在大约

1000PPM时，PLL会在锁和锁声明

检测输出将处于活动状态。

麦克雷尔

SY87700L

特征

性能

该SY87700L PLL符合抖动规范

由Bellcore的定义提出了SONET / SDH设备

产品规格： GR- 253 -CORE ，第2期， 1995年12月

ITU-T建议： G.958文件，当用于

差分输入和输出。

输入抖动容限

输入抖动容限被定义为峰 - 峰

正弦抖动振幅施加在输入信号，即

导致等效1分贝光/电功率代价。

SONET输入抖动容限要求的条件是

输入抖动幅度，导致1分贝的等效

功率代价。

抖动转移

抖动转移函数被定义为抖动对比率

输出OC-N / STS-N信号施加在所述抖动

输入OC -N / STS - N信号与频率的关系。抖动转移

要求，如图2所示。

抖动产生

串行时钟和串行数据输出的抖动应

不超过0.01 U.I.有效值时的串行数据输入，没有

抖动呈现给串行数据输入端。

0.1

正弦输入

抖动幅度

（用户界面的P- P）的

抖动传递（分贝）

1.5

-20dB/decade

-20

接受

范围

0.40

频率

OC / STS -N

水平

（赫兹）

300

（千赫）

6.5

（千赫）

OC / STS -N

水平

（千赫）

130

图2.抖动传递

（ dB）的

0.1

图1.输入抖动容限

麦克雷尔

SY87700L

频率选择表

FREQSEL1

FREQSEL2

FREQSEL3

(2)

VCO

RCLK

—

RCLK

数据速率（ Mbps）的

125 –175

94 – 157

63 – 104

47 – 78

32 – 52

未定义

注意事项：

1. SY87700L工作在32-175MHz 。对于更高速度的应用中， SY87701L工作于32-1250MHz 。

2， X是一个不关心。

参考频率选择

DIVSEL1

DIVSEL2

RCLK

REFCLK

环路滤波器元件

(1)

PLLSP

PLLSN

SONET

R5 = 80

C3 = 1.5μF

（ X7R电介质）

广泛

R5 = 350

C3 = 0.47μF

（ X7R电介质）

PLLRP

PLLRN

SONET

R6 = 50

C4 = 1.0μF

（ X7R电介质）

广泛

R6 = 680

C4 = 0.47μF

（ X7R电介质）

注意：

1.建议值。值可以变化为不同的应用程序。

麦克雷尔INC 。

3.3V 32-175Mbps AnyRate

时钟和数据恢复

使用低功耗SY87700AL用于新设计

描述

SY87700L

特点

■

工业级温度范围（-40

C至+ 85

■

3.3V电源

■

SONET / SDH / ATM兼容

■

时钟和从32Mbps的数据恢复至

175Mbps的NRZ数据流，时钟生成从

以32Mbps的175Mbps

■

两个片上锁相环：一个用于时钟生成和

另一对时钟恢复

■

可选的参考频率

■

差分PECL高速串行I / O

■

线路接收器输入：无需外部缓冲

■

链路故障指示

■

100K ECL兼容的I / O

■

符合Bellcore实验室， ITU / CCITT和ANSI

规范的应用程序，如OC -1和

的OC-3以及专有的应用程序

■

可提供32引脚EPAD - TQFP和28引脚SOIC

封装（ 28引脚SOIC可用，但不是

建议用于新设计。）

该SY87700L是一个完整的时钟恢复和数据

重定时的数据传输速率从32Mbps的集成电路

高达175Mbps的NRZ 。该装置特别适用于

SONET / SDH / ATM应用和其它高速数据

传输系统。

时钟恢复和数据重定时是通过执行

直接同步的片内VCO到传入

数据流。 VCO的中心频率由控制

基准时钟的频率和所选择的分频

比。片上时钟发生器是通过执行

使用的倍频PLL与字节速率源

作为参考。

该SY87700L还包括链路故障检测

电路。

所有支持文档可在麦克雷尔的网站上找到

网址为： www.micrel.com 。

应用

■

SONET / SDH / ATM OC -1， OC- 3

■

快速以太网， SMPTE 259

■

专有架构高达175Mbps

框图

PLLR P / N

RDOUTP

（ PECL ）

RDOUTN

PHASE /

频率

探测器

链接

故障

探测器

RDINP

（ PECL ）

RDINN

相

探测器

收费

泵

VCO

RCLKP

（ PECL ）

RCLKn

（ PECL ）

REFCLK

（ TTL）的

LFIN

（ TTL）的

PHASE /

频率

探测器

收费

泵

VCO

TCLKP

（ PECL ）

TCLKn

分频器

按8，10 ，16，20

SY87700L

DIVSEL 1/2

（ TTL）的

PLLS P / N

FREQSEL 1/2/3

（ TTL）的

CLKSEL

（ TTL）的

CCA

CCO

GND

AnyRate是麦克雷尔公司的注册商标。

M9999-111406

hbwhelp@micrel.com或（408） 955-1690

冯：H

修订： / 0

发行日期： 2006年9月

麦克雷尔INC 。

SY87700L

封装/订购信息

订购信息

(1)

VCCA 1

LFIN 2

DIVSEL1 3

RDINP 4

RDINN 5

FREQSEL1 6

REFCLK 7

FREQSEL2 8

N / C 10

PLLSP 11

PLLSN 12

GND 13

GND 14

28 VCC

27 CD

26 DIVSEL2

25 RDOUTP

24 RDOUTN

23 VCCO

22 RCLKP

21 RCLKN

20 VCCO

19 TCLKP

18 TCLKN

17 CLKSEL

16 PLLRP

15 PLLRN

产品型号

SY87700LZI

SY87700LZITR

(2)

SY87700LHI

SY87700LHITR

(2)

SY87700LZG

(3)

SY87700LZGTR

(2, 3)

SY87700LHG

SY87700LHGTR

(2, 3)

封装工作

TYPE

范围

Z28-1

H32-1

Z28-1

H32-1

产业

包

记号

SY87700LZI

SY87700LHI

领导

完

的Sn-Pb

SY87700LZG与

镍钯金

无铅条线指标无铅

SY87700LZG与

镍钯金

无铅条线指标无铅

SY87700LHG与

镍钯金

无铅条线指标无铅

SY87700LHG与

镍钯金

无铅条线指标无铅

28引脚SOIC （ Z28-1 ）

32 31 30 29 28 27 26 25

RDINP

RDINN

FREQSEL1

REFCLK

FREQSEL2

FREQSEL3

9 10 11 12 13 14 15 16

RDOUTP

RDOUTN

VCCO

RCLKP

RCLKn

VCCO

TCLKP

TCLKn

32引脚EPAD TQFP （ H32-1 ）

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PLLSP

PLLSN

GNDA

GND

PLLRN

PLLRP

CLKSEL

DIVSEL1

LFIN

VCCA

VCC

DIVSEL2

注意事项：

1.联系工厂用于芯片的可用性。骰子是保证在T

= 25 ° C，仅直流ELECTRICALS 。

2.磁带和卷轴。

3.无铅封装推荐用于新设计。

麦克雷尔INC 。

SY87700L

引脚说明

引脚数

SOIC

引脚数

TQFP

引脚名称

RDINP ，

RDINN

引脚功能

串行数据输入（差分PECL ）：这些内置线路接收器输入

连接到差分接收串行数据流。内部接收

锁相环恢复嵌入的时钟（ RCLK ）和数据（ RDOUT ）的信息。

传入的数据速率可以是内五个频率范围之一depend-

荷兰国际集团上的FREQSEL引脚的状态。请参见“频率选择”表格。

参考时钟（ TTL输入）：这个输入是用作参考

内置频率合成器和“培训”频率接收器

PLL以保持它在没有数据的RDIN输入进来的居中。

载波检测（ PECL输入）：这个输入控制的恢复功能

接收PLL ，并且可以通过载体被驱动检测的光输出

模块或从外部转移检测电路。当此输入为

高的输入数据流（ RDIN ）由接收正常恢复

PLL 。当此输入为低电平输入RDIN的数据将在内部

强制为恒定低电平时，数据输出RDOUT将保持低电平，则

链路故障指示器输出LFIN拉低，时钟恢复PLL

被迫寻找到从REFCLK生成的时钟频率。

频率选择（ TTL输入）：这些输入选择输出时钟

的频率范围，如图中的“频率选择”表。

分频比选择（ TTL输入）：这些输入选择之间的比率

输出时钟频率（ RCLK / TCLK ）及REFCLK输入频率为

在“参考频率选择”表格中。

时钟选择（ TTL输入）：这个输入是用来选择所恢复的

接收器PLL （ CLKSEL =高）或频率的时钟的时钟

合成器（ CLKSEL = LOW）到TCLK输出。

链路故障指示器（ TTL输出）：该输出指示的情况

输入数据流RDIN 。高电平信号，表示当内部

时钟恢复PLL被锁定到输入数据流。 LFIN会

高，如果光盘为HIGH和RDIN是频率范围内的接收

PLL （ 1000PPM ）。 LFIN是一个异步输出。

接收数据输出（差分PECL ）：这些ECL输出10万

表示从输入数据流（ RDIN ）所恢复的数据。这

回收指定针对RCLK的上升沿数据。

时钟输出（差分PECL ）：这些ECL 100K的输出代表

恢复的时钟用于采样恢复的数据（ RDOUT ）。

时钟输出（差分PECL ）：这些ECL 100K的输出代表

无论所恢复的时钟（ CLKSEL =高）用于采样回收

数据（ RDOUT ）或所述频率合成器的发送时钟

（ CLKSEL = LOW）。

时钟合成PLL环路滤波器。外部环路滤波器引脚的时钟

PLL合成。

时钟恢复PLL环路滤波器。外部环路滤波器引脚接收器

PLL 。

电源电压

(1)

模拟电源电压

(1)

输出电源电压

(1)

地

无连接

REFCLK

FREQSEL1,

FREQSEL2,

FREQSEL3

DIVSEL1,

DIVSEL2

CLKSEL

LFIN

RDOUTP ，

RDOUTN

RCLKP ，

RCLKn

TCLKP ，

TCLKn

20, 23

13, 14

27, 28,

29, 30

19, 22

12, 13

1, 8

PLLSP ，

PLLSN

PLLRP ，

PLLRN

CCA

CCO

GND

注意：

1. V

, V

CCA

, V

CCO

必须是相同的值。

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SY87700L

功能说明

时钟恢复

时钟恢复，如图框图生成

的时钟是在相同的频率作为输入的数据

比特率的串行数据输入端。时钟相位对准

由锁相环（PLL），使之在样品的中央数据

数据眼图。

的边沿跃迁之间的相位关系

数据和这些所产生的时钟的由比较

相位/频率检测器。输出脉冲从检测器

表示相位修正所需的方向。这些

脉冲由一个积分回路滤波器进行平滑处理。的输出

环路滤波器控制电压所控制的频率

振荡器（VCO），其生成所恢复的时钟。

没有输入数据的频率稳定性有保证

由交替的基准输入（ REFCLK ），该PLL锁定

到时，数据将丢失。如果传入的频率

信号由大于约1000ppm的具有各不相同

对于合成器频率时，PLL将被宣布

失锁状态，并且PLL将锁定到参考时钟。

环路滤波器传递函数被优化，以使

锁相环跟踪的抖动，但容许最小转换

密度预期在接收SONET的数据信号。这

传递函数产生持续一个为30μs的数据流

1或0为随机进入的NRZ数据。

时钟恢复PLL的总环路动态特性

提供抖动容限，它比指定的更好

宽容的GR- 253 -CORE 。

锁定检测

该SY87700L包含一个链接故障指示电路

监视的串行数据输入端的完整性。如果所接收到的

串行数据失败的频率测试时，PLL将被迫

锁定到本地参考时钟。这将保持正确的

所恢复的时钟输出的下信号的丢失频率

或损失的锁定条件。如果所恢复的时钟频率

通过更多地从本地参考时钟频率偏差

比约1000ppm的，在PLL将被宣告出局

的锁。该锁定检测电路将轮询输入数据流

在试图重新获取锁的数据。如果所恢复的

时钟频率被确定为是在大约

1000PPM时，PLL会在锁和锁声明

检测输出将处于活动状态。

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SY87700L

特征

性能

该SY87700L PLL符合抖动规范

由Bellcore的定义提出了SONET / SDH设备

产品规格： GR- 253 -CORE ，第2期， 1995年12月

ITU-T建议： G.958文件，当用于

差分输入和输出。

输入抖动容限

输入抖动容限被定义为峰 - 峰

正弦抖动振幅施加在输入信号，即

导致等效1分贝光/电功率代价。

SONET输入抖动容限要求的条件是

输入抖动幅度，导致1分贝的等效

功率代价。

抖动转移

抖动转移函数被定义为抖动对比率

输出OC-N / STS-N信号施加在所述抖动

输入OC -N / STS - N信号与频率的关系。抖动转移

要求，如图2所示。

抖动产生

串行时钟和串行数据输出的抖动应

不超过0.01 U.I.有效值时的串行数据输入，没有

抖动呈现给串行数据输入端。

抖动传递（分贝）

0.1

正弦输入

抖动幅度

（用户界面的P- P）的

1.5

-20dB/decade

-20

接受

范围

0.40

频率

OC / STS -N

水平

（赫兹）

300

（千赫）

6.5

（千赫）

OC / STS -N

水平

（千赫）

130

（ dB）的

0.1

图1.输入抖动容限

图2.抖动传递

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