麦克雷尔INC 。
OC-3/STS-3
时钟再现
收发器
描述
SY69952
SY69952
特点
一个完整的ATM兼容的单芯片发射器
和接收器
无缝操作与PMC -Sierra的PM5345 ， VLSI
VNS67200 ， IGT WAC - 013 -B / WAC - 413 -A和NEC
μPD98402 UNI处理器
支持从51.84Mbps时钟和数据恢复
或155.52Mbps NRZ或NRZI数据流
从19.44MHz 155.52MHz的时钟乘法
来源或51.84MHz时钟倍频从
6.48MHz源
线路接收器输入：无需外部缓冲
差分输出缓冲
连接状态指示
环回测试
100K ECL兼容的I / O
+5 V单电源
替代赛普拉斯CY7B952
该SY69952符合Bellcore实验室， ITU / CCITT和
ANSI规格
采用28引脚SOIC封装
Micrel公司的SY69952包含完全集成的发射器
和接收器的功能设计，提供时钟恢复
和产生的任何51.84Mbit / s的OC / STS- 1或
155.52Mbps OC / STS - 3 SONET / SDH （ SY69952 ）和ATM
应用程序。
片上时钟产生是通过一个低抖动进行
锁相环（PLL），允许使用19.44MHz的
为155.52MHz代或6.48MHz参考
参考51.84MHz的产生。时钟恢复是
通过直接同步片上VCO来进行
输入的数据流。
该SY69952满足的抖动标准的标准
Bellcore实验室， ITU / CCITT和ANSI标准。低抖动
通过麦瑞半导体的先进的锁相环技术，确保和
正ECL （ PECL ） I / O 。
再加上Micre的电路设计技术
资产双极技术导致超快
性能与低噪声和低功耗。
功能框图
环
PLL2+
PLL2-
模式
ROUT +
ROUT-
RIN +
RIN-
PLL
RCLK +
RCLK-
RSER +
RSER-
CD
LFI
TOUT +
TOUT-
PLL
x8
TSER +
TSER-
TCLK +
TCLK-
REFCLK +
REFCLK-
PLL1+
PLL1-
资产是麦克雷尔公司的商标。
M9999-062805
hbwhelp@micrel.com或（408） 955-1690
1
冯：N
修订： / 0
发行日期： 2005年6月
麦克雷尔INC 。
SY69952
封装/订购信息
ROUT +
ROUT-
RIN +
RIN-
模式
V
C
CD
环
REFCLK-
REFCLK +
TOUT-
TOUT +
PLL1+
PLL1-
1
2
3
4
5
6
7
8
9
10
11
12
13
14
顶视图
SOIC
28
27
26
25
24
23
22
21
20
19
18
17
16
15
RCLK-
RCLK +
RSER-
RSER +
LFI
V
CC
V
EE
V
CC
TCLK-
TCLK +
TSER +
TSER-
PLL2+
PLL2-
订购信息
(1)
产品型号
SY69952ZC
SY69952ZH
包
TYPE
Z28-1
Z28-1
操作
范围
广告
广告
包
记号
SY69952ZC
SY69952ZH与
无铅扎线指标
领导
完
的Sn-Pb
无铅
镍钯金
注意事项：
1.联系工厂用于芯片的可用性。骰子是保证在T
A
= 25 ° C，仅直流ELECTRICALS 。
28引脚SOIC （ Z28-1 ）
M9999-062805
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2
麦克雷尔INC 。
SY69952
引脚说明
输入
RIN ± - 差分PECL输入
接收输入。这些内置线路接收器输入
连接到差分接收的串行输入数据流。
内部接收PLL恢复嵌入时钟
（ RCLK ± ）和数据（ RSER ±）信息。传入的数据
率可以是内的两个频率范围1视
在MODE引脚的状态。
CD - PECL / TTL输入
载波检测。此输入控制恢复功能
的接收PLL ，并且可以通过载体被驱动检测
从光模块或从外部过渡输出
检测电路。当该输入是在一个ECL高电平，则
输入数据流（RIN ±）是由正常恢复
接收PLL 。当该输入是在一个ECL LOW时，
接收PLL不再对齐到RIN ± ，而是对准
与REFCLKx8频率。此外，链路故障指示器
（ LFI ）将转变为低，而所恢复的数据输出
无论（ RSER ）将保持的信号电平的低电平
接收数据流输入（ RIN ） 。当CD输入
是一个低TTL （ -0.8V ） ，内部转换检测
电路被禁止。
TSER ± - 差分PECL输入
发送串行数据。这些内置的线路接收器输入
被连接到所述差分传输的串行输入数据
流。这些输入可以接受非常低的幅度信号
并与所有的PECL电平信号兼容。
REFCLK ± - 差分PECL / TTL输入
参考时钟。这个输入时钟频率
用于时钟和数据恢复参考接收PLL 。
REFCLK内部乘以8 ，并设置
近似中心频率为内部接收PLL
跟踪输入位流。该输入也乘以
由8由倍频器发射PLL来产生
比特率传输时钟（ TCLK ± ） 。 REFCLK可
连接到任何一个差分PECL或单端TTL
频率源。当任REFCLK +或REFCLK-是
一个TTL低，相反的REFCLK信号变为TTL电
电平输入。
输出
ROUT ± - 差分PECL输出
接收输出。这些积极的ECL 100K输出（ + 5V
标号）表示输入数据的缓冲版本
流（ RIN ± ） 。这个输出对可用于接收
以铜为基础的系统输入数据均衡，减少
数据相关抖动的系统影响。所有PECL输出
可以通过两个输出端连接到VCC掉电
或离开他们俩无关。
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RSER ± - 差分PECL输出
恢复串行数据。这些积极的ECL 100K输出
（+ 5V参考）表示从所恢复的数据
输入数据流（RIN ±） 。这是恢复数据的对齐
与恢复的时钟（ RCLK ± ）与采样窗口
与大多数数据处理设备兼容。
RCLK ± - 差分PECL输出
恢复时钟。这些积极的ECL 100K输出（ + 5V
标号）表示再生时钟脉冲从输入
数据流（RIN ±） 。此恢复的时钟被用于采样
所恢复的数据（ RSER ±）并定时兼容
与大多数数据处理设备。
LFI - TTL输出
链路故障指示器。这表明输入的状态
输入数据流（RIN ±） 。它是由三个函数控制;
载波检测（ CD ）输入，内部状态监视，
和失锁（ OOL ）探测器。状态监视
如果决定了RIN ±含有足够的过渡是
准确地恢复由接收PLL 。在失锁
检测器确定是否RIN ±是的频率范围内
接收PLL 。当CD为高和RIN ±有足够的
转换，并且是在接收的频率范围内
PLL时， LFI输入会很高。如果光盘是在一种ECL或低
RIN ±并不包含足够的转换或RIN ±之外
所述接收PLL的频率范围则LFI输出
就为低。如果光盘是在TTL低电平时，输出LFI会
只有过渡低电平时的RIN ±的频率是外
的范围内的接收PLL 。
TOUT ± - 差分PECL输出
发送输出。这些积极的ECL 100K输出（ + 5V
引用）代表发送的缓冲版本
数据流（ TSER ±） 。这个传输路径是用来取
微弱输入信号和rebuffer它们来驱动低阻抗
铜介质。
TCLK ± - 差分PECL输出
传输时钟。这些积极的ECL 100K输出（ + 5V
标号）提供的比特率频率源为外部
发送数据处理设备。这个输出被合成
由发送PLL和乘以所导出的
REFCLK频率8 。
LOOP - TTL输入
环回选择。该输入用于选择输入
数据流的源接收用于时钟PLL
和数据恢复。当环路输入为高电平时，
接收的输入数据流（RIN ± ）用于时钟和
数据恢复。当环路低，发射输入
数据流（ TSER ± ）用于通过所述接收PLL时钟
和数据恢复。
3
麦克雷尔INC 。
SY69952
引脚说明
MODE - 3电平输入
频率模式选择。这三电平输入选择
的频率范围为时钟和数据恢复接收
PLL和倍频PLL发射。当
输入保持高PECL （V
CC
-0.9典型值） ，这两个锁相环
在SONET （ SDH）的STS-3 （STM- 1）的线速度运转
155.52MHz 。当此输入保持TTL低电平（连接
到GND ） ，两个锁相环在同一SONET STS -1线路运行
率51.84MHz的。在这两个操作系统的REFCLK ±频率
模式是工作频率的1/8。当MODE
输入为低电平ECL （V
CC
- 1.7典型值） ，该器件进入
测试模式中， TSER ±输入substitue为内部PLL
VCO在工厂测试使用。
± PLL1 ， PLL2 ± - 环路滤波器输入
这些引脚被用来连接外部环路滤波器
对于板载的两个PLL 。见下文：
图1.建议的环路滤波器的值
描述
一般
该SY69952串行的SONET / SDH收发器用于
SONET / SDH和ATM应用到恢复时钟和
从155.52MHz或51.84MHz NRZ （数据信息的非
归零）或NRZI （不归零倒置的
那些）的串行数据流。这个设备还提供了一个比特
速率发送时钟，从通过一个字节速率源
使用的频率乘法器PLL和差分数据
缓冲用于系统的传输侧。该装置是
符合所有相关的SONET / SDH规范
包括ANSI T1X1.6 / 91-022 ， ANSI T1X1.3 / 93-006R1草案
和ITU / CCITT G958 。
工作频率
该SY69952工作在两种频率范围。
MODE输入选择这两个频率范围
发射频率倍频PLL和接收时钟
和数据恢复PLL将运行。当MODE
连接到V
CC
时，器件的最高工作范围
被选中。一个19.44MHz ± 1 ％源必须推动
REFCLK输入和两个PLL将成倍这个速度由8
提供一种在155.52MHz ±1％操作输出时钟。
当MODE输入端连接到接地（GND） ，所述
被选中的设备的最低工作温度范围。一个6.48MHz
±1％源必须驱动REFCLK输入和两
锁相环将乘以8这样的速度来提供输出时钟的
在51.84MHz操作± 1％。
TRANSMIT功能
该SY69952的发射部分包含一个PLL，它
需要REFCLK输入和8 （ REFCLKx8 ）乘以它
产生一个PECL （正ECL ）的差分输出时钟
（ TCLK ± ） 。该发射机具有两个操作范围是
与三级MODE引脚可选的解释
以上。该SY69952发送倍频PLL
允许低成本的字节速率的时钟源将用于时间
上游的串行数据传输。
的REFCLK ±输入可配置三种方式。当
既REFCLK +和REFCLK-被连接到一个差分
100K兼容PECL源时， REFCLK输入会
表现为一个差分PECL输入。当任一
REFCLK +或REFCLK-输入是在一个TTL低电平，则
其他REFCLK输入变为TTL电平输入，允许它
被连接到一个低成本的TTL晶体振荡器。该
REFCLK输入结构，因此，可以作为一个
差分PECL输入，单TTL输入，或作为双TTL电
时钟复用的输入。
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4
麦克雷尔INC 。
SY69952
描述
发送PECL差分输入对（ TSER ± ）是
由SY69952缓冲得到的差分数据输出
（ TOUT ± ） 。这些输出可以用来直接驱动
传输介质，诸如印刷电路板（ PCB）的
痕迹，光学驱动器，双绞线，或同轴电缆。
接收功能
接收机的主要功能是恢复时钟
（ RCLK ± ）和数据（ RSER ±）从输入的差分
PECL的数据流（RIN ±） ，而不需要外部
缓冲。这些内置的线路接收器输入端，以及
TSER ±上面提到的投入，有广泛共
模式范围（ 2.5V）和接收信号用的能力
少至50mV的差分电压。它们是兼容
所有PECL信号，任何铜介质。
时钟恢复功能是使用进行
内置PLL 。恢复的时钟，不仅传递给
在RCLK ±输出，也可用于内部采样
输入的串行数据流，以恢复数据图案。该
接收PLL使用REFCLK输入的字节速率
参考。此输入由图8（ REFCLKx8 ）相乘，并且是
用于提高PLL的锁定时间，并提供一个中心
在没有输入数据流的频率为操作
转场。接收机可以恢复时钟和数据两
视的状态不同的频率范围
MODE引脚如前所述。为保证精确的数据
和时钟恢复， REFCLKx8必须在超过1000 ppm
传输的比特率。的标准，但是，指定
在REFCLKx8频率精度是在20-100 ppm的。
差分输入串行数据（RIN ±）不仅用于
由PLL来恢复时钟和数据，但是它也
缓冲，并呈现为PECL差分输出端对
ROUT ± 。这对输出可以用作部分
对于基线漂移传输线接口电路
补偿，通过提供改进的系统性能
降低输入抖动和更高的数据眼图张开。
载波检测和链路故障指示器功能
链路故障指示器（ LFI ）输出为TTL电平输出
指示接收器的状态。这可以输出
对于信号（LOS）丢失所使用的外部控制器，
帧丢失（ LOF ） ，或出于帧（ OOF ）的迹象。
LFI由载波控制的检测输入端，所述内部
转换器及PLL失锁（ OOL ）
电路。
CD输入可以通过外部电路是驱动
监视输入数据流。光模块有
光盘输出，表明在光学光的存在
光纤和铜线的一些基础的系统使用外部的门槛
检测电路来监控输入的数据流。该
CD输入是一个100K的PECL兼容的信号，应
保持高电平时，输入的数据流是有效的。当
光盘被拉到一个PECL低电平（ -2.5V最大）时， LFI输出
将会变为低电平，并在接收器PLL将结盟
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与REFCLKx8频率和所恢复的数据
输出（ RSER ）将维持低位，无论信号
对接收的数据流输入（ RIN ）的水平。
此外， SY69952具有一个内置的跃迁检测器
这还检查输入的数据流的质量。
不存在数据转变可以由破碎引起的
传输介质，一个破碎发射机，或者与存在的问题
发送或接收媒体耦合。该SY69952会
检测到一个安静的链接计数位的次数是
已通过没有数据转换。有点时间定义
因为RCLK ±的周期。当512位的时代已经过去了
而对RIN ±数据转换， LFI将会变为低电平。
接收器将假设串行数据流是无效
和，而不是让RCLK ±频率流连
无数据时，PLL锁定到REFCLKx8
频率。这将确保当RCLK ±是尽量靠近
正确的链接工作频率为REFCLK准确性。
LFI将被再次驱动为高电平，并在接收器将恢复
时钟和数据从输入的数据流时
转换检测电路确定适当
转换，以确保可靠的时钟和数据恢复有
在512位时间被发现。
状态监视可以通过拉动关闭
CD输入到一个TTL低电平（ -0.8V ） 。当光盘被拉至
TTL低的LFI才会被驱动为低电平，如果恢复
时钟没有被锁定到输入数据流。 LFI在低
这只能表示，该接收器PLL失锁
（ OOL ） 。在CD引脚不能悬空。
环回测试
TTL电平LOOP销用于执行环回
测试。当LOOP有效（保持低电平）变送器
串行输入（ TSER ±）所使用的接收机的PLL时钟
和数据恢复。这允许在系统测试是
除了差分对整个设备进行
传输驱动程序（ TOUT ± ）和差分接收器输入
（ RIN ± ） 。例如， ATM控制器可以呈现ATM信
细胞到ATM信元处理器的输入，并检查
可见，这些相同的细胞中被接收。当循环
输入无效（保持高电平）接收PLL是一次
再次连接到接收器的串行输入端（RIN ±） 。
该回路功能也可以在应用中使用的
时钟和数据恢复是从任一个进行
两个数据流。在这些系统中，回路引脚用于
选择TSER ±或RIN是否±投入使用
由接收PLL时钟和数据恢复。在
环回测试模式下，无论数据的存在
在输入端（RIN ± ）时，发送从串行数据流
（ TSER ±）会通过接收PLL流到回收
串行数据输出（ RSER ± ） 。
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OC-3/STS-3
时钟再现
收发器
描述
SY69952
SY69952
特点
一个完整的ATM兼容的单芯片发射器
和接收器
无缝操作与PMC -Sierra的PM5345 ， VLSI
VNS67200 ， IGT WAC - 013 -B / WAC - 413 -A和NEC
μPD98402 UNI处理器
支持从51.84Mbps时钟和数据恢复
或155.52Mbps NRZ或NRZI数据流
从19.44MHz 155.52MHz的时钟乘法
来源或51.84MHz时钟倍频从
6.48MHz源
线路接收器输入：无需外部缓冲
差分输出缓冲
连接状态指示
环回测试
100K ECL兼容的I / O
+5 V单电源
替代赛普拉斯CY7B952
该SY69952符合Bellcore实验室， ITU / CCITT和
ANSI规格
采用28引脚SOIC封装
Micrel公司的SY69952包含完全集成的发射器
和接收器的功能设计，提供时钟恢复
和产生的任何51.84Mbit / s的OC / STS- 1或
155.52Mbps OC / STS - 3 SONET / SDH （ SY69952 ）和ATM
应用程序。
片上时钟产生是通过一个低抖动进行
锁相环（PLL），允许使用19.44MHz的
为155.52MHz代或6.48MHz参考
参考51.84MHz的产生。时钟恢复是
通过直接同步片上VCO来进行
输入的数据流。
该SY69952满足的抖动标准的标准
Bellcore实验室， ITU / CCITT和ANSI标准。低抖动
通过麦瑞半导体的先进的锁相环技术，确保和
正ECL （ PECL ） I / O 。
再加上Micre的电路设计技术
资产双极技术导致超快
性能与低噪声和低功耗。
功能框图
环
PLL2+
PLL2-
模式
ROUT +
ROUT-
RIN +
RIN-
PLL
RCLK +
RCLK-
RSER +
RSER-
CD
LFI
TOUT +
TOUT-
PLL
x8
TSER +
TSER-
TCLK +
TCLK-
REFCLK +
REFCLK-
PLL1+
PLL1-
资产是麦克雷尔公司的商标。
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修订： / 0
发行日期： 2005年6月
麦克雷尔INC 。
SY69952
封装/订购信息
ROUT +
ROUT-
RIN +
RIN-
模式
V
C
CD
环
REFCLK-
REFCLK +
TOUT-
TOUT +
PLL1+
PLL1-
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RCLK-
RCLK +
RSER-
RSER +
LFI
V
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V
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V
CC
TCLK-
TCLK +
TSER +
TSER-
PLL2+
PLL2-
订购信息
(1)
产品型号
SY69952ZC
SY69952ZH
包
TYPE
Z28-1
Z28-1
操作
范围
广告
广告
包
记号
SY69952ZC
SY69952ZH与
无铅扎线指标
领导
完
的Sn-Pb
无铅
镍钯金
注意事项：
1.联系工厂用于芯片的可用性。骰子是保证在T
A
= 25 ° C，仅直流ELECTRICALS 。
28引脚SOIC （ Z28-1 ）
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SY69952
引脚说明
输入
RIN ± - 差分PECL输入
接收输入。这些内置线路接收器输入
连接到差分接收的串行输入数据流。
内部接收PLL恢复嵌入时钟
（ RCLK ± ）和数据（ RSER ±）信息。传入的数据
率可以是内的两个频率范围1视
在MODE引脚的状态。
CD - PECL / TTL输入
载波检测。此输入控制恢复功能
的接收PLL ，并且可以通过载体被驱动检测
从光模块或从外部过渡输出
检测电路。当该输入是在一个ECL高电平，则
输入数据流（RIN ±）是由正常恢复
接收PLL 。当该输入是在一个ECL LOW时，
接收PLL不再对齐到RIN ± ，而是对准
与REFCLKx8频率。此外，链路故障指示器
（ LFI ）将转变为低，而所恢复的数据输出
无论（ RSER ）将保持的信号电平的低电平
接收数据流输入（ RIN ） 。当CD输入
是一个低TTL （ -0.8V ） ，内部转换检测
电路被禁止。
TSER ± - 差分PECL输入
发送串行数据。这些内置的线路接收器输入
被连接到所述差分传输的串行输入数据
流。这些输入可以接受非常低的幅度信号
并与所有的PECL电平信号兼容。
REFCLK ± - 差分PECL / TTL输入
参考时钟。这个输入时钟频率
用于时钟和数据恢复参考接收PLL 。
REFCLK内部乘以8 ，并设置
近似中心频率为内部接收PLL
跟踪输入位流。该输入也乘以
由8由倍频器发射PLL来产生
比特率传输时钟（ TCLK ± ） 。 REFCLK可
连接到任何一个差分PECL或单端TTL
频率源。当任REFCLK +或REFCLK-是
一个TTL低，相反的REFCLK信号变为TTL电
电平输入。
输出
ROUT ± - 差分PECL输出
接收输出。这些积极的ECL 100K输出（ + 5V
标号）表示输入数据的缓冲版本
流（ RIN ± ） 。这个输出对可用于接收
以铜为基础的系统输入数据均衡，减少
数据相关抖动的系统影响。所有PECL输出
可以通过两个输出端连接到VCC掉电
或离开他们俩无关。
M9999-062805
hbwhelp@micrel.com或（408） 955-1690
RSER ± - 差分PECL输出
恢复串行数据。这些积极的ECL 100K输出
（+ 5V参考）表示从所恢复的数据
输入数据流（RIN ±） 。这是恢复数据的对齐
与恢复的时钟（ RCLK ± ）与采样窗口
与大多数数据处理设备兼容。
RCLK ± - 差分PECL输出
恢复时钟。这些积极的ECL 100K输出（ + 5V
标号）表示再生时钟脉冲从输入
数据流（RIN ±） 。此恢复的时钟被用于采样
所恢复的数据（ RSER ±）并定时兼容
与大多数数据处理设备。
LFI - TTL输出
链路故障指示器。这表明输入的状态
输入数据流（RIN ±） 。它是由三个函数控制;
载波检测（ CD ）输入，内部状态监视，
和失锁（ OOL ）探测器。状态监视
如果决定了RIN ±含有足够的过渡是
准确地恢复由接收PLL 。在失锁
检测器确定是否RIN ±是的频率范围内
接收PLL 。当CD为高和RIN ±有足够的
转换，并且是在接收的频率范围内
PLL时， LFI输入会很高。如果光盘是在一种ECL或低
RIN ±并不包含足够的转换或RIN ±之外
所述接收PLL的频率范围则LFI输出
就为低。如果光盘是在TTL低电平时，输出LFI会
只有过渡低电平时的RIN ±的频率是外
的范围内的接收PLL 。
TOUT ± - 差分PECL输出
发送输出。这些积极的ECL 100K输出（ + 5V
引用）代表发送的缓冲版本
数据流（ TSER ±） 。这个传输路径是用来取
微弱输入信号和rebuffer它们来驱动低阻抗
铜介质。
TCLK ± - 差分PECL输出
传输时钟。这些积极的ECL 100K输出（ + 5V
标号）提供的比特率频率源为外部
发送数据处理设备。这个输出被合成
由发送PLL和乘以所导出的
REFCLK频率8 。
LOOP - TTL输入
环回选择。该输入用于选择输入
数据流的源接收用于时钟PLL
和数据恢复。当环路输入为高电平时，
接收的输入数据流（RIN ± ）用于时钟和
数据恢复。当环路低，发射输入
数据流（ TSER ± ）用于通过所述接收PLL时钟
和数据恢复。
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SY69952
引脚说明
MODE - 3电平输入
频率模式选择。这三电平输入选择
的频率范围为时钟和数据恢复接收
PLL和倍频PLL发射。当
输入保持高PECL （V
CC
-0.9典型值） ，这两个锁相环
在SONET （ SDH）的STS-3 （STM- 1）的线速度运转
155.52MHz 。当此输入保持TTL低电平（连接
到GND ） ，两个锁相环在同一SONET STS -1线路运行
率51.84MHz的。在这两个操作系统的REFCLK ±频率
模式是工作频率的1/8。当MODE
输入为低电平ECL （V
CC
- 1.7典型值） ，该器件进入
测试模式中， TSER ±输入substitue为内部PLL
VCO在工厂测试使用。
± PLL1 ， PLL2 ± - 环路滤波器输入
这些引脚被用来连接外部环路滤波器
对于板载的两个PLL 。见下文：
图1.建议的环路滤波器的值
描述
一般
该SY69952串行的SONET / SDH收发器用于
SONET / SDH和ATM应用到恢复时钟和
从155.52MHz或51.84MHz NRZ （数据信息的非
归零）或NRZI （不归零倒置的
那些）的串行数据流。这个设备还提供了一个比特
速率发送时钟，从通过一个字节速率源
使用的频率乘法器PLL和差分数据
缓冲用于系统的传输侧。该装置是
符合所有相关的SONET / SDH规范
包括ANSI T1X1.6 / 91-022 ， ANSI T1X1.3 / 93-006R1草案
和ITU / CCITT G958 。
工作频率
该SY69952工作在两种频率范围。
MODE输入选择这两个频率范围
发射频率倍频PLL和接收时钟
和数据恢复PLL将运行。当MODE
连接到V
CC
时，器件的最高工作范围
被选中。一个19.44MHz ± 1 ％源必须推动
REFCLK输入和两个PLL将成倍这个速度由8
提供一种在155.52MHz ±1％操作输出时钟。
当MODE输入端连接到接地（GND） ，所述
被选中的设备的最低工作温度范围。一个6.48MHz
±1％源必须驱动REFCLK输入和两
锁相环将乘以8这样的速度来提供输出时钟的
在51.84MHz操作± 1％。
TRANSMIT功能
该SY69952的发射部分包含一个PLL，它
需要REFCLK输入和8 （ REFCLKx8 ）乘以它
产生一个PECL （正ECL ）的差分输出时钟
（ TCLK ± ） 。该发射机具有两个操作范围是
与三级MODE引脚可选的解释
以上。该SY69952发送倍频PLL
允许低成本的字节速率的时钟源将用于时间
上游的串行数据传输。
的REFCLK ±输入可配置三种方式。当
既REFCLK +和REFCLK-被连接到一个差分
100K兼容PECL源时， REFCLK输入会
表现为一个差分PECL输入。当任一
REFCLK +或REFCLK-输入是在一个TTL低电平，则
其他REFCLK输入变为TTL电平输入，允许它
被连接到一个低成本的TTL晶体振荡器。该
REFCLK输入结构，因此，可以作为一个
差分PECL输入，单TTL输入，或作为双TTL电
时钟复用的输入。
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麦克雷尔INC 。
SY69952
描述
发送PECL差分输入对（ TSER ± ）是
由SY69952缓冲得到的差分数据输出
（ TOUT ± ） 。这些输出可以用来直接驱动
传输介质，诸如印刷电路板（ PCB）的
痕迹，光学驱动器，双绞线，或同轴电缆。
接收功能
接收机的主要功能是恢复时钟
（ RCLK ± ）和数据（ RSER ±）从输入的差分
PECL的数据流（RIN ±） ，而不需要外部
缓冲。这些内置的线路接收器输入端，以及
TSER ±上面提到的投入，有广泛共
模式范围（ 2.5V）和接收信号用的能力
少至50mV的差分电压。它们是兼容
所有PECL信号，任何铜介质。
时钟恢复功能是使用进行
内置PLL 。恢复的时钟，不仅传递给
在RCLK ±输出，也可用于内部采样
输入的串行数据流，以恢复数据图案。该
接收PLL使用REFCLK输入的字节速率
参考。此输入由图8（ REFCLKx8 ）相乘，并且是
用于提高PLL的锁定时间，并提供一个中心
在没有输入数据流的频率为操作
转场。接收机可以恢复时钟和数据两
视的状态不同的频率范围
MODE引脚如前所述。为保证精确的数据
和时钟恢复， REFCLKx8必须在超过1000 ppm
传输的比特率。的标准，但是，指定
在REFCLKx8频率精度是在20-100 ppm的。
差分输入串行数据（RIN ±）不仅用于
由PLL来恢复时钟和数据，但是它也
缓冲，并呈现为PECL差分输出端对
ROUT ± 。这对输出可以用作部分
对于基线漂移传输线接口电路
补偿，通过提供改进的系统性能
降低输入抖动和更高的数据眼图张开。
载波检测和链路故障指示器功能
链路故障指示器（ LFI ）输出为TTL电平输出
指示接收器的状态。这可以输出
对于信号（LOS）丢失所使用的外部控制器，
帧丢失（ LOF ） ，或出于帧（ OOF ）的迹象。
LFI由载波控制的检测输入端，所述内部
转换器及PLL失锁（ OOL ）
电路。
CD输入可以通过外部电路是驱动
监视输入数据流。光模块有
光盘输出，表明在光学光的存在
光纤和铜线的一些基础的系统使用外部的门槛
检测电路来监控输入的数据流。该
CD输入是一个100K的PECL兼容的信号，应
保持高电平时，输入的数据流是有效的。当
光盘被拉到一个PECL低电平（ -2.5V最大）时， LFI输出
将会变为低电平，并在接收器PLL将结盟
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与REFCLKx8频率和所恢复的数据
输出（ RSER ）将维持低位，无论信号
对接收的数据流输入（ RIN ）的水平。
此外， SY69952具有一个内置的跃迁检测器
这还检查输入的数据流的质量。
不存在数据转变可以由破碎引起的
传输介质，一个破碎发射机，或者与存在的问题
发送或接收媒体耦合。该SY69952会
检测到一个安静的链接计数位的次数是
已通过没有数据转换。有点时间定义
因为RCLK ±的周期。当512位的时代已经过去了
而对RIN ±数据转换， LFI将会变为低电平。
接收器将假设串行数据流是无效
和，而不是让RCLK ±频率流连
无数据时，PLL锁定到REFCLKx8
频率。这将确保当RCLK ±是尽量靠近
正确的链接工作频率为REFCLK准确性。
LFI将被再次驱动为高电平，并在接收器将恢复
时钟和数据从输入的数据流时
转换检测电路确定适当
转换，以确保可靠的时钟和数据恢复有
在512位时间被发现。
状态监视可以通过拉动关闭
CD输入到一个TTL低电平（ -0.8V ） 。当光盘被拉至
TTL低的LFI才会被驱动为低电平，如果恢复
时钟没有被锁定到输入数据流。 LFI在低
这只能表示，该接收器PLL失锁
（ OOL ） 。在CD引脚不能悬空。
环回测试
TTL电平LOOP销用于执行环回
测试。当LOOP有效（保持低电平）变送器
串行输入（ TSER ±）所使用的接收机的PLL时钟
和数据恢复。这允许在系统测试是
除了差分对整个设备进行
传输驱动程序（ TOUT ± ）和差分接收器输入
（ RIN ± ） 。例如， ATM控制器可以呈现ATM信
细胞到ATM信元处理器的输入，并检查
可见，这些相同的细胞中被接收。当循环
输入无效（保持高电平）接收PLL是一次
再次连接到接收器的串行输入端（RIN ±） 。
该回路功能也可以在应用中使用的
时钟和数据恢复是从任一个进行
两个数据流。在这些系统中，回路引脚用于
选择TSER ±或RIN是否±投入使用
由接收PLL时钟和数据恢复。在
环回测试模式下，无论数据的存在
在输入端（RIN ± ）时，发送从串行数据流
（ TSER ±）会通过接收PLL流到回收
串行数据输出（ RSER ± ） 。
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