4位串行到并行
变流器
SY10E445
SY100E445
特点
s
片上时钟
÷
4
÷
8
s
扩展100E V
EE
-4.2V范围为-5.5V
s
2.5Gb / s的数据率能力
s
差分时钟和串行输入
s
V
BB
输出单端使用
s
异步数据同步
s
模式选择扩展到8位
s
内置75K
输入上拉下拉电阻
s
与摩托罗拉MC10E / 100E445完全兼容
s
可提供28引脚PLCC封装
描述
该SY10 / 100E445集成4比特串行 - 并行
数据转换器。该设备被设计来操作用于
高达2.5Gb / s的NRZ数据速率。该芯片生成
除以-4和一个分频时钟8为4比特转换
和双芯片8位转换功能。转换
序列被选为第一个串行比特转换为Q
0
,
第二至Q
1
等。
两个可选的串行输入提供了一个环回功能
用于测试目的时，该设备结合使用
与E446并行 - 串行转换器。
起始位的转换可以通过移动
SYNC输入。单脉冲，异步申请在
至少两个输入时钟周期，转移起始位转换
从Q
n
以Q
n-1
由一个比特。为所需的每个额外的转变，
一个附加的脉冲必须被施加到SYNC输入。
主张SYNC输入将强制内部时钟分频器
到"swallow"一个时钟脉冲，有效地转移了一下从
Q
n
到Q
n-1
输出（见时序图B） 。
MODE输入用于选择转换模式
该装置。随着MODE输入低电平（或打开）
设备将作为一个4位转换器。当模式
输入被驱动为高时，在输出的数据将改变上
每第八个时钟周期，因此允许一个8位转换
计划使用两个E445s 。当在一个8位的级联
转换模式时，设备将无法在运行
单个设备的2.5Gb / s的数据速率。指的是应用程序
这个数据表上层叠的更多信息部分
在E445 。
对于低数据速率应用中，为V
BB
参考电压
提供单端输入。当在时钟运行
以上500MHz的速率，差分输入信号是
推荐使用。对于单端输入中，V
BB
引脚连接
到反相差分输入，并通过0.01μF旁路
电容。在V
BB
提供用于切换参照
输入差分放大器。在V
BB
也可使用交流
耦合的输入信号。
引脚配置
RESET
S
INA
S
INA
SYNC
模式
NC
V
CCO
25 24 23 22 21 20 19
S
INB
S
INB
SEL
V
EE
CLK
CLK
V
BB
26
27
28
1
2
3
4
5
6
7
8
9
10 11
18
17
顶视图
PLCC
J28-1
16
15
14
13
12
S
OUT
S
OUT
V
CC
Q
0
Q
1
V
CCO
Q
2
V
CCO
CL/4
引脚名称
针
新浪，新浪
SINB ， SINB
SEL
SOUT ， SOUT
Q0–Q3
CLK ， CLK
CL / 4 ， CL / 4
CL / 8 ， CL / 8
模式
SYNC
RESET
V
CCO
功能
差分串行数据输入A
差分串行数据输入B
串行输入引脚选择
差分串行数据输出
并行数据输出
差分时钟输入
迪FF erential
÷4
时钟输出
迪FF erential
÷8
时钟输出
转换模式4位/ 8位
转换同步输入
输入，重设计数器
V
CC
输出
V
CCO
Q
3
CL/8
CL/8
CL/4
冯：D
修订： / 0
1
发行日期： 1998年10月
麦克雷尔
SY10E445
SY100E445
真值表
逻辑图
模式
L
H
转变
4-Bit
8-Bit
SEL
H
L
串行输入
A
B
DC特性
逻辑图
V
EE
= V
EE
（最小）到V
EE
（最大） ; V
CC
= V
CCO
= GND
T
A
= 0
°
C
符号
I
IH
V
OH
参数
输入高电流
输出高电压
(S
OUT
只） 10E
(S
OUT
只） 100E
输出参考电压
10E
100E
电源电流
10E
100E
—
—
154
154
185
185
—
—
154
154
185
185
—
—
154
177
185
212
分钟。
—
–1020
–1025
–1.38
–1.38
典型值。
—
—
—
—
—
马克斯。
150
T
A
= +25
°
C
分钟。
—
典型值。
—
—
—
—
—
马克斯。
150
—
T
A
= +85
°
C
分钟。
典型值。
—
—
—
—
—
马克斯。
150
–670
–830
V
–1.27 –1.35
–1.26 –1.38
–1.25 –1.31
–1.26 –1.38
–1.19
–1.26
mA
—
单位
A
V
–790 –980
–830 –1025
–760 –910
–830 –1025
1
1
条件
—
V
BB
I
EE
注意：
1.最大VOH限制由标准的ECL放宽由于高频输出的设计。所有其它输出与标准规定10E
和100E VOH水平。
AC特性
逻辑图
V
EE
= V
EE
（最小）到V
EE
（最大） ; V
CC
= V
CCO
= GND
T
A
= 0
°
C
符号
f
最大
t
PLH
t
PHL
参数
马克斯。转换频率
传播延迟到输出
CLK到Q
CLK与S
OUT
CLK为CL / 4
CLK为CL / 8
建立时间
新浪， SINB
SEL
保持时间，新浪， SINB ， SEL
复位恢复时间
最小脉冲宽度
CLK ，MR
上升/下降时间
20 ％至80％
S
OUT
其他
分钟。
2.0
2.5
1500
800
1100
1100
–100
0
450
500
400
典型值。
—
—
1800
975
1325
1325
–250
–200
300
300
—
马克斯。
—
—
2100
1150
1550
1550
—
—
—
—
—
2.0
2.5
1500
800
1100
1100
–100
0
450
500
400
T
A
= +25
°
C
分钟。
典型值。
—
—
1800
975
1325
1325
–250
–200
300
300
—
马克斯。
—
—
2100
1150
1550
1550
—
—
—
—
—
2.0
2.5
1500
800
1100
1100
–100
0
450
500
400
T
A
= +85
°
C
分钟。
典型值。
—
—
1800
975
1325
1325
–250
–200
300
300
—
马克斯。
—
—
2100
1150
1550
1550
ps
—
—
—
—
—
ps
ps
ps
ps
100
200
225
425
350
650
100
200
225
425
350
650
100
200
225
425
350
550
—
—
—
—
—
单位
Gb / s的
NRZ
ps
条件
1
2
—
t
S
t
H
t
RR
t
PW
t
r
t
f
注意事项：
1.保证为150mV的输入时钟振幅为800mV 。
2.保证为150mV的输入时钟振幅为400mV 。
3
麦克雷尔
SY10E445
SY100E445
应用信息
逻辑图
该SY10 / 100E集成1:4串行 - 并行
转换器。该芯片被设计成与工作
E446的设备提供的发送和接收
一个高速串行数据路径。在E445 ，在特殊
输入条件下，可以转换到一个2.5Gb / s的NRZ数据
流转换成4位并行数据。该装置还提供
要用于同步分频四个时钟输出
该并行数据与系统的其余部分。
在E445的功能复用的双串行输入
一起使用时提供测试回路功能
与E446 。图1示出了循环试验
架构。该结构允许所述电
链路的测试，而不需要实际的传输
在串行数据路径介质。新浪串行输入
在E445中有一个额外的缓冲延迟，因此，应
用作循环回串行输入。
SOUT
SOUT
串行
中
时钟
时钟
E445a
串行输入
数据
罪
罪
SOUT
SOUT
罪
罪
Q
3
Q
2
Q
1
Q
0
E445b
Q
3
Q
2
Q
1
Q
0
Q
7
Q
6
Q
5
Q
4
Q
3
Q
2
Q
1
Q
0
并行输出数据
100ps
时钟
TPD CLK
到SOUT
800ps
1050ps
并行
数据
图2.级联1 ： 8转换器架构
新浪
并行
数据
新浪
SINB
SINB
从串行
中
图1.回路测试架构
时钟到串行输出会潜在地引起的串行位
被吞噬（图3 ） 。随着800PS的最小延迟
在这个输出中，时钟对于低阶E445不能
延迟超过800PS相对的时钟
第E445没有可能漏掉一点信息。
因为建立时间上的串行输入引脚
上的数据和时钟负，重合游览
在E445的输入会导致正确的操作。
时钟A
在E445采用差分串行输出和一个
分频时钟8输出，以方便两个级联
设备建立一个1 ： 8多路分配器。图2示出
使用两个E445s 8多路分解器： 1的体系结构。
该配置的时序图，可以发现
在下面的页面。注意串行输出（S
OUT
)
低阶转换器的进料的串行输入
高阶装置。的串行输入此穿通线
边界操作的频率的上端。该
时钟 - 串行输出的传播延迟，以及该组向上
的串行输入引脚时，必须适合单个时钟
周期为级联结构来正常工作。
使用最坏情况下的值，这两个参数
从数据表，T
PD
CLK与S
OUT
= 1150ps或
950MHz的时钟频率。
时钟频率是比显著降低
一个转换器。增加这个频率，一些
游戏可以具有较高的时钟输入端被播放
为了E445 。通过延迟时钟供给所述第二
E445相对于第一E445的时钟，其频率
操作可以增加。之间的延迟
两个时钟可以增加直到最小延迟
4
时钟B
TPD CLK
到SOUT
800ps
1050ps
图3.级联频率限制
也许最简单的方法来延迟所述第二时钟
相对于第一是取差分的优点
在E445的时钟输入。通过将时钟用于
第二E445的免费时钟输入引脚上，
器件将一个半的第E445之后的时钟周期
（图4） 。利用这个简单的技术将提高
潜在的转换频率可达1.5GHz 。在分频
由八个第二E445的时钟应该被用来
该并行数据同步到系统的其余部分作为
两个E445s的并行数据将不再
同步。的输出之间的这种歪斜问题
作为并联信息可以算出周围将
静态的八个时钟脉冲。
麦克雷尔INC 。
4位串行到并行
变流器
SY10E445
SY100E445
SY10E445
SY100E445
特点
s
片上时钟
÷
4
÷
8
s
扩展100E V
EE
-4.2V范围为-5.5V
s
2.5Gb / s的数据率能力
s
差分时钟和串行输入
s
V
BB
输出单端使用
s
异步数据同步
s
模式选择扩展到8位
s
内置75K
输入上拉下拉电阻
s
与摩托罗拉MC10E / 100E445完全兼容
s
可提供28引脚PLCC封装
描述
该SY10 / 100E445集成4比特串行 - 并行
数据转换器。该设备被设计来操作用于
高达2.5Gb / s的NRZ数据速率。该芯片生成
除以-4和一个分频时钟8为4比特转换
和双芯片8位转换功能。转换
序列被选为第一个串行比特转换为Q
0
,
第二至Q
1
等。
两个可选的串行输入提供了一个环回功能
用于测试目的时，该设备结合使用
与E446并行 - 串行转换器。
起始位的转换可以通过移动
SYNC输入。单脉冲，异步申请在
至少两个输入时钟周期，转移起始位转换
从Q
n
以Q
n-1
由一个比特。为所需的每个额外的转变，
一个附加的脉冲必须被施加到SYNC输入。
主张SYNC输入将强制内部时钟分频器
到"swallow"一个时钟脉冲，有效地转移了一下从
Q
n
到Q
n-1
输出（见时序图B） 。
MODE输入用于选择转换模式
该装置。随着MODE输入低电平（或打开）
设备将作为一个4位转换器。当模式
输入被驱动为高时，在输出的数据将改变上
每第八个时钟周期，因此允许一个8位转换
计划使用两个E445s 。当在一个8位的级联
转换模式时，设备将无法在运行
单个设备的2.5Gb / s的数据速率。指的是应用程序
这个数据表上层叠的更多信息部分
在E445 。
对于低数据速率应用中，为V
BB
参考电压
提供单端输入。当在时钟运行
以上500MHz的速率，差分输入信号是
推荐使用。对于单端输入中，V
BB
引脚连接
到反相差分输入，并通过0.01μF旁路
电容。在V
BB
提供用于切换参照
输入差分放大器。在V
BB
也可使用交流
耦合的输入信号。
引脚名称
针
新浪，新浪
SINB ， SINB
SEL
SOUT ， SOUT
Q0–Q3
CLK ， CLK
CL / 4 ， CL / 4
CL / 8 ， CL / 8
模式
SYNC
RESET
V
CCO
功能
差分串行数据输入A
差分串行数据输入B
串行输入引脚选择
差分串行数据输出
并行数据输出
差分时钟输入
迪FF erential
÷4
时钟输出
迪FF erential
÷8
时钟输出
转换模式4位/ 8位
转换同步输入
输入，重设计数器
V
CC
输出
M9999-032206
hbwhelp@micrel.com或（408） 955-1690
冯：F
修订： / 0
1
发行日期： 2006年3月
麦克雷尔INC 。
SY10E445
SY100E445
封装/订购信息
RESET
S
INA
S
INA
SYNC
模式
NC
V
CCO
订购信息
(1)
产品型号
包
TYPE
J28-1
J28-1
J28-1
J28-1
J28-1
J28-1
J28-1
J28-1
操作
范围
广告
广告
广告
广告
广告
广告
广告
广告
包
记号
SY10E445JC
SY10E445JC
SY100E445JC
SY100E445JC
SY10E445JZ与
无铅扎线指标
SY10E445JZ与
无铅扎线指标
SY100E445JZ与
无铅扎线指标
SY100E445JZ与
无铅扎线指标
领导
完
的Sn-Pb
的Sn-Pb
的Sn-Pb
的Sn-Pb
雾锡
雾锡
雾锡
雾锡
25 24 23 22 21 20 19
SY10E445JC
18
17
S
INB
S
INB
SEL
V
EE
CLK
CLK
V
BB
26
27
28
1
2
3
4
5
6
7
8
9
10 11
S
OUT
S
OUT
V
CC
Q
0
Q
1
V
CCO
Q
2
SY10E445JCTR
(2)
SY100E445JC
SY100E445JCTR
(2)
SY10E445JZ
(3)
SY10E445JZTR
(2, 3)
SY100E445JZ
(3)
SY100E445JZTR
(2, 3)
顶视图
PLCC
J28-1
16
15
14
13
12
V
CCO
CL/4
28引脚PLCC （ J28-1 ）
注意事项：
V
CCO
Q
3
CL/8
CL/8
CL/4
1.联系工厂用于芯片的可用性。骰子是保证在T
A
= 25 ° C，仅直流ELECTRICALS 。
2.磁带和卷轴。
3.无铅封装推荐用于新设计。
M9999-032206
hbwhelp@micrel.com或（408） 955-1690
2
麦克雷尔INC 。
SY10E445
SY100E445
框图
SINB
SINB
新浪
新浪
SEL
D
Q
D
Q
0
1
D
D
Q
D
Q
Q
3
Q
2
D
Q
D
Q
Q
1
D
Q
D
Q
Q
0
SOUT
SOUT
CLK
CLK
÷4
R
0
÷2
R
模式
RESET
SYNC
VBB
1
CL/8
CL/8
CL/4
CL/4
M9999-032206
hbwhelp@micrel.com或（408） 955-1690
3
麦克雷尔INC 。
SY10E445
SY100E445
真值表
逻辑图
模式
L
H
转变
4-Bit
8-Bit
SEL
H
L
串行输入
A
B
DC特性
逻辑图
V
EE
= V
EE
（最小）到V
EE
（最大） ; V
CC
= V
CCO
= GND
T
A
= 0
°
C
符号
I
IH
V
OH
参数
输入高电流
输出高电压
(S
OUT
只） 10E
(S
OUT
只） 100E
输出参考电压
10E
100E
电源电流
10E
100E
—
—
154
154
185
185
—
—
154
154
185
185
—
—
154
177
185
212
分钟。
—
–1020
–1025
–1.38
–1.38
典型值。
—
—
—
—
—
马克斯。
150
T
A
= +25
°
C
分钟。
—
典型值。
—
—
—
—
—
马克斯。
150
—
T
A
= +85
°
C
分钟。
典型值。
—
—
—
—
—
马克斯。
150
–670
–830
V
–1.27 –1.35
–1.26 –1.38
–1.25 –1.31
–1.26 –1.38
–1.19
–1.26
mA
—
单位
A
V
–790 –980
–830 –1025
–760 –910
–830 –1025
1
1
条件
—
V
BB
I
EE
注意：
1.最大VOH限制由标准的ECL放宽由于高频输出的设计。所有其它输出与标准规定10E
和100E VOH水平。
AC特性
逻辑图
V
EE
= V
EE
（最小）到V
EE
（最大） ; V
CC
= V
CCO
= GND
T
A
= 0
°
C
符号
f
最大
t
PD
参数
马克斯。转换频率
传播延迟到输出
CLK到Q
CLK与S
OUT
CLK为CL / 4
CLK为CL / 8
建立时间
新浪， SINB
SEL
保持时间，新浪， SINB ， SEL
复位恢复时间
最小脉冲宽度
CLK ，MR
上升/下降时间
20 ％至80％
S
OUT
其他
分钟。
2.0
2.5
1500
800
1100
1100
–100
0
450
500
400
典型值。
—
—
1800
975
1325
1325
–250
–200
300
300
—
马克斯。
—
—
2100
1150
1550
1550
—
—
—
—
—
2.0
2.5
1500
800
1100
1100
–100
0
450
500
400
T
A
= +25
°
C
分钟。
典型值。
—
—
1800
975
1325
1325
–250
–200
300
300
—
马克斯。
—
—
2100
1150
1550
1550
—
—
—
—
—
2.0
2.5
1500
800
1100
1100
–100
0
450
500
400
T
A
= +85
°
C
分钟。
典型值。
—
—
1800
975
1325
1325
–250
–200
300
300
—
马克斯。
—
—
2100
1150
1550
1550
ps
—
—
—
—
—
ps
ps
ps
ps
100
200
225
425
350
650
100
200
225
425
350
650
100
200
225
425
350
550
—
—
—
—
—
单位
Gb / s的
NRZ
ps
条件
1
2
—
t
S
t
H
t
RR
t
PW
t
r
t
f
注意事项：
1.保证为150mV的输入时钟振幅为800mV 。
2.保证为150mV的输入时钟振幅为400mV 。
M9999-032206
hbwhelp@micrel.com或（408） 955-1690
4
麦克雷尔INC 。
SY10E445
SY100E445
应用信息
逻辑图
该SY10 / 100E集成1:4串行 - 并行
转换器。该芯片被设计成与工作
E446的设备提供的发送和接收
一个高速串行数据路径。在E445 ，在特殊
输入条件下，可以转换到一个2.5Gb / s的NRZ数据
流转换成4位并行数据。该装置还提供
要用于同步分频四个时钟输出
该并行数据与系统的其余部分。
在E445的功能复用的双串行输入
一起使用时提供测试回路功能
与E446 。图1示出了循环试验
架构。该结构允许所述电
链路的测试，而不需要实际的传输
在串行数据路径介质。新浪串行输入
在E445中有一个额外的缓冲延迟，因此，应
用作循环回串行输入。
SOUT
SOUT
串行
中
时钟
时钟
E445a
串行输入
数据
罪
罪
SOUT
SOUT
罪
罪
Q
3
Q
2
Q
1
Q
0
E445b
Q
3
Q
2
Q
1
Q
0
Q
7
Q
6
Q
5
Q
4
Q
3
Q
2
Q
1
Q
0
并行输出数据
100ps
时钟
TPD CLK
到SOUT
800ps
1050ps
并行
数据
图2.级联1 ： 8转换器架构
并行
数据
新浪
新浪
SINB
SINB
从串行
中
图1.回路测试架构
时钟到串行输出会潜在地引起的串行位
被吞噬（图3 ） 。随着800PS的最小延迟
在这个输出中，时钟对于低阶E445不能
延迟超过800PS相对的时钟
第E445没有可能漏掉一点信息。
因为建立时间上的串行输入引脚
上的数据和时钟负，重合游览
在E445的输入会导致正确的操作。
时钟A
在E445采用差分串行输出和一个
分频时钟8输出，以方便两个级联
设备建立一个1 ： 8多路分配器。图2示出
使用两个E445s 8多路分解器： 1的体系结构。
该配置的时序图，可以发现
在下面的页面。注意串行输出（S
OUT
)
低阶转换器的进料的串行输入
高阶装置。的串行输入此穿通线
边界操作的频率的上端。该
时钟 - 串行输出的传播延迟，以及该组向上
的串行输入引脚时，必须适合单个时钟
周期为级联结构来正常工作。
使用最坏情况下的值，这两个参数
从数据表，T
PD
CLK与S
OUT
= 1150ps或
950MHz的时钟频率。
时钟频率是比显著降低
一个转换器。增加这个频率，一些
游戏可以具有较高的时钟输入端被播放
为了E445 。通过延迟时钟供给所述第二
E445相对于第一E445的时钟，其频率
操作可以增加。之间的延迟
两个时钟可以增加直到最小延迟
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时钟B
TPD CLK
到SOUT
800ps
1050ps
图3.级联频率限制
也许最简单的方法来延迟所述第二时钟
相对于第一是取差分的优点
在E445的时钟输入。通过将时钟用于
第二E445的免费时钟输入引脚上，
器件将一个半的第E445之后的时钟周期
（图4） 。利用这个简单的技术将提高
潜在的转换频率可达1.5GHz 。在分频
由八个第二E445的时钟应该被用来
该并行数据同步到系统的其余部分作为
两个E445s的并行数据将不再
同步。的输出之间的这种歪斜问题
作为并联信息可以算出周围将
静态的八个时钟脉冲。
5
麦克雷尔INC 。
4位串行到并行
变流器
SY10E445
SY100E445
SY10E445
SY100E445
特点
s
片上时钟
÷
4
÷
8
s
扩展100E V
EE
-4.2V范围为-5.5V
s
2.5Gb / s的数据率能力
s
差分时钟和串行输入
s
V
BB
输出单端使用
s
异步数据同步
s
模式选择扩展到8位
s
内置75K
输入上拉下拉电阻
s
与摩托罗拉MC10E / 100E445完全兼容
s
可提供28引脚PLCC封装
描述
该SY10 / 100E445集成4比特串行 - 并行
数据转换器。该设备被设计来操作用于
高达2.5Gb / s的NRZ数据速率。该芯片生成
除以-4和一个分频时钟8为4比特转换
和双芯片8位转换功能。转换
序列被选为第一个串行比特转换为Q
0
,
第二至Q
1
等。
两个可选的串行输入提供了一个环回功能
用于测试目的时，该设备结合使用
与E446并行 - 串行转换器。
起始位的转换可以通过移动
SYNC输入。单脉冲，异步申请在
至少两个输入时钟周期，转移起始位转换
从Q
n
以Q
n-1
由一个比特。为所需的每个额外的转变，
一个附加的脉冲必须被施加到SYNC输入。
主张SYNC输入将强制内部时钟分频器
到"swallow"一个时钟脉冲，有效地转移了一下从
Q
n
到Q
n-1
输出（见时序图B） 。
MODE输入用于选择转换模式
该装置。随着MODE输入低电平（或打开）
设备将作为一个4位转换器。当模式
输入被驱动为高时，在输出的数据将改变上
每第八个时钟周期，因此允许一个8位转换
计划使用两个E445s 。当在一个8位的级联
转换模式时，设备将无法在运行
单个设备的2.5Gb / s的数据速率。指的是应用程序
这个数据表上层叠的更多信息部分
在E445 。
对于低数据速率应用中，为V
BB
参考电压
提供单端输入。当在时钟运行
以上500MHz的速率，差分输入信号是
推荐使用。对于单端输入中，V
BB
引脚连接
到反相差分输入，并通过0.01μF旁路
电容。在V
BB
提供用于切换参照
输入差分放大器。在V
BB
也可使用交流
耦合的输入信号。
引脚名称
针
新浪，新浪
SINB ， SINB
SEL
SOUT ， SOUT
Q0–Q3
CLK ， CLK
CL / 4 ， CL / 4
CL / 8 ， CL / 8
模式
SYNC
RESET
V
CCO
功能
差分串行数据输入A
差分串行数据输入B
串行输入引脚选择
差分串行数据输出
并行数据输出
差分时钟输入
迪FF erential
÷4
时钟输出
迪FF erential
÷8
时钟输出
转换模式4位/ 8位
转换同步输入
输入，重设计数器
V
CC
输出
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冯：F
修订： / 0
1
发行日期： 2006年3月
麦克雷尔INC 。
SY10E445
SY100E445
封装/订购信息
RESET
S
INA
S
INA
SYNC
模式
NC
V
CCO
订购信息
(1)
产品型号
包
TYPE
J28-1
J28-1
J28-1
J28-1
J28-1
J28-1
J28-1
J28-1
操作
范围
广告
广告
广告
广告
广告
广告
广告
广告
包
记号
SY10E445JC
SY10E445JC
SY100E445JC
SY100E445JC
SY10E445JZ与
无铅扎线指标
SY10E445JZ与
无铅扎线指标
SY100E445JZ与
无铅扎线指标
SY100E445JZ与
无铅扎线指标
领导
完
的Sn-Pb
的Sn-Pb
的Sn-Pb
的Sn-Pb
雾锡
雾锡
雾锡
雾锡
25 24 23 22 21 20 19
SY10E445JC
18
17
S
INB
S
INB
SEL
V
EE
CLK
CLK
V
BB
26
27
28
1
2
3
4
5
6
7
8
9
10 11
S
OUT
S
OUT
V
CC
Q
0
Q
1
V
CCO
Q
2
SY10E445JCTR
(2)
SY100E445JC
SY100E445JCTR
(2)
SY10E445JZ
(3)
SY10E445JZTR
(2, 3)
SY100E445JZ
(3)
SY100E445JZTR
(2, 3)
顶视图
PLCC
J28-1
16
15
14
13
12
V
CCO
CL/4
28引脚PLCC （ J28-1 ）
注意事项：
V
CCO
Q
3
CL/8
CL/8
CL/4
1.联系工厂用于芯片的可用性。骰子是保证在T
A
= 25 ° C，仅直流ELECTRICALS 。
2.磁带和卷轴。
3.无铅封装推荐用于新设计。
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2
麦克雷尔INC 。
SY10E445
SY100E445
框图
SINB
SINB
新浪
新浪
SEL
D
Q
D
Q
0
1
D
D
Q
D
Q
Q
3
Q
2
D
Q
D
Q
Q
1
D
Q
D
Q
Q
0
SOUT
SOUT
CLK
CLK
÷4
R
0
÷2
R
模式
RESET
SYNC
VBB
1
CL/8
CL/8
CL/4
CL/4
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3
麦克雷尔INC 。
SY10E445
SY100E445
真值表
逻辑图
模式
L
H
转变
4-Bit
8-Bit
SEL
H
L
串行输入
A
B
DC特性
逻辑图
V
EE
= V
EE
（最小）到V
EE
（最大） ; V
CC
= V
CCO
= GND
T
A
= 0
°
C
符号
I
IH
V
OH
参数
输入高电流
输出高电压
(S
OUT
只） 10E
(S
OUT
只） 100E
输出参考电压
10E
100E
电源电流
10E
100E
—
—
154
154
185
185
—
—
154
154
185
185
—
—
154
177
185
212
分钟。
—
–1020
–1025
–1.38
–1.38
典型值。
—
—
—
—
—
马克斯。
150
T
A
= +25
°
C
分钟。
—
典型值。
—
—
—
—
—
马克斯。
150
—
T
A
= +85
°
C
分钟。
典型值。
—
—
—
—
—
马克斯。
150
–670
–830
V
–1.27 –1.35
–1.26 –1.38
–1.25 –1.31
–1.26 –1.38
–1.19
–1.26
mA
—
单位
A
V
–790 –980
–830 –1025
–760 –910
–830 –1025
1
1
条件
—
V
BB
I
EE
注意：
1.最大VOH限制由标准的ECL放宽由于高频输出的设计。所有其它输出与标准规定10E
和100E VOH水平。
AC特性
逻辑图
V
EE
= V
EE
（最小）到V
EE
（最大） ; V
CC
= V
CCO
= GND
T
A
= 0
°
C
符号
f
最大
t
PD
参数
马克斯。转换频率
传播延迟到输出
CLK到Q
CLK与S
OUT
CLK为CL / 4
CLK为CL / 8
建立时间
新浪， SINB
SEL
保持时间，新浪， SINB ， SEL
复位恢复时间
最小脉冲宽度
CLK ，MR
上升/下降时间
20 ％至80％
S
OUT
其他
分钟。
2.0
2.5
1500
800
1100
1100
–100
0
450
500
400
典型值。
—
—
1800
975
1325
1325
–250
–200
300
300
—
马克斯。
—
—
2100
1150
1550
1550
—
—
—
—
—
2.0
2.5
1500
800
1100
1100
–100
0
450
500
400
T
A
= +25
°
C
分钟。
典型值。
—
—
1800
975
1325
1325
–250
–200
300
300
—
马克斯。
—
—
2100
1150
1550
1550
—
—
—
—
—
2.0
2.5
1500
800
1100
1100
–100
0
450
500
400
T
A
= +85
°
C
分钟。
典型值。
—
—
1800
975
1325
1325
–250
–200
300
300
—
马克斯。
—
—
2100
1150
1550
1550
ps
—
—
—
—
—
ps
ps
ps
ps
100
200
225
425
350
650
100
200
225
425
350
650
100
200
225
425
350
550
—
—
—
—
—
单位
Gb / s的
NRZ
ps
条件
1
2
—
t
S
t
H
t
RR
t
PW
t
r
t
f
注意事项：
1.保证为150mV的输入时钟振幅为800mV 。
2.保证为150mV的输入时钟振幅为400mV 。
M9999-032206
hbwhelp@micrel.com或（408） 955-1690
4
麦克雷尔INC 。
SY10E445
SY100E445
应用信息
逻辑图
该SY10 / 100E集成1:4串行 - 并行
转换器。该芯片被设计成与工作
E446的设备提供的发送和接收
一个高速串行数据路径。在E445 ，在特殊
输入条件下，可以转换到一个2.5Gb / s的NRZ数据
流转换成4位并行数据。该装置还提供
要用于同步分频四个时钟输出
该并行数据与系统的其余部分。
在E445的功能复用的双串行输入
一起使用时提供测试回路功能
与E446 。图1示出了循环试验
架构。该结构允许所述电
链路的测试，而不需要实际的传输
在串行数据路径介质。新浪串行输入
在E445中有一个额外的缓冲延迟，因此，应
用作循环回串行输入。
SOUT
SOUT
串行
中
时钟
时钟
E445a
串行输入
数据
罪
罪
SOUT
SOUT
罪
罪
Q
3
Q
2
Q
1
Q
0
E445b
Q
3
Q
2
Q
1
Q
0
Q
7
Q
6
Q
5
Q
4
Q
3
Q
2
Q
1
Q
0
并行输出数据
100ps
时钟
TPD CLK
到SOUT
800ps
1050ps
并行
数据
图2.级联1 ： 8转换器架构
并行
数据
新浪
新浪
SINB
SINB
从串行
中
图1.回路测试架构
时钟到串行输出会潜在地引起的串行位
被吞噬（图3 ） 。随着800PS的最小延迟
在这个输出中，时钟对于低阶E445不能
延迟超过800PS相对的时钟
第E445没有可能漏掉一点信息。
因为建立时间上的串行输入引脚
上的数据和时钟负，重合游览
在E445的输入会导致正确的操作。
时钟A
在E445采用差分串行输出和一个
分频时钟8输出，以方便两个级联
设备建立一个1 ： 8多路分配器。图2示出
使用两个E445s 8多路分解器： 1的体系结构。
该配置的时序图，可以发现
在下面的页面。注意串行输出（S
OUT
)
低阶转换器的进料的串行输入
高阶装置。的串行输入此穿通线
边界操作的频率的上端。该
时钟 - 串行输出的传播延迟，以及该组向上
的串行输入引脚时，必须适合单个时钟
周期为级联结构来正常工作。
使用最坏情况下的值，这两个参数
从数据表，T
PD
CLK与S
OUT
= 1150ps或
950MHz的时钟频率。
时钟频率是比显著降低
一个转换器。增加这个频率，一些
游戏可以具有较高的时钟输入端被播放
为了E445 。通过延迟时钟供给所述第二
E445相对于第一E445的时钟，其频率
操作可以增加。之间的延迟
两个时钟可以增加直到最小延迟
M9999-032206
hbwhelp@micrel.com或（408） 955-1690
时钟B
TPD CLK
到SOUT
800ps
1050ps
图3.级联频率限制
也许最简单的方法来延迟所述第二时钟
相对于第一是取差分的优点
在E445的时钟输入。通过将时钟用于
第二E445的免费时钟输入引脚上，
器件将一个半的第E445之后的时钟周期
（图4） 。利用这个简单的技术将提高
潜在的转换频率可达1.5GHz 。在分频
由八个第二E445的时钟应该被用来
该并行数据同步到系统的其余部分作为
两个E445s的并行数据将不再
同步。的输出之间的这种歪斜问题
作为并联信息可以算出周围将
静态的八个时钟脉冲。
5
QQ：2881677436 复制
