STSLVDSP27
8位低电压串行器具有1.8V高速
双差分线路驱动器和嵌入式数字锁相环
特点
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子的低电压差分信号：
V
OD
= ，其中R为150mV
T
= 100Ω, C
L
= 10pF的
时钟范围： 4 27 MHz的并行模式，
BYP = GND
工作频率串行模式， BYP = V
DD
;
DIN0到DOUT ， CLKIN到CLKOUT ，
f
OPR
= 1至208 MHz的最大
嵌入式数字锁相环无需外部
组件
输出电压的上升和下降时间
t
rVOD
= t
fVOD
= 610ps （典型值） ，在f
OPR
= 208MHZ
高速传播延迟时间
t
PLH
~t
PHL
= 2.1ns （典型值）在V
DD
= 3.0V; V
IO
= 1.8V
工作电压范围：
V
DD
（ OPR） = 2.5V至3.6V
V
IO
（ OPR） = 1.65V到1.95V
在驱动器输出高阻抗
I
OZ
= 1μA最大; EN = GND ; V
O
= GND或V
IO
低电压CMOS输入阈值
（ DIN0 - DIN7 ， CLKIN ， EN ， BYP ， DVO ， DV1 ）
V
IL
= 0.3× V
DD
最大; V
IH
= 0.7× V
DD
民
在所有输入3.6V宽容
（ DIN0 - DIN7 ， CLKIN ， EN ， BYP ， DV0 ， DV1 ）
无铅倒装芯片封装
SMIA CCP1 （ MIPI CSI - 1 ）物理层兼容
Flip-Chip20
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描述
该STSLVDSP27是8 ：1位串行器与
嵌入式数字锁相环。双差分线路驱动器
实现分低的电特性
电压差分信号（ subLVDS ） ，使
出的序列化的数据和相关的同步
时钟信号。该STSLVDSP27
串行器集成电路设置有两个电源
导轨，V
DD
和V
IO
。第一供应涉及
的逻辑电平的输入数据（ DIN0 - DIN7 ，
CLKIN ）和启用（ EN ， BYP ， DV0 ， DV1 ）引脚。
V
IO
提供的电源的输出
当前的驱动程序在设备中。 V
IO
总是
预计是一个标称1.8V。 V
DD
取决于
的应用，但将总是等于或
比V高
IO
。为了最小化静态电流
消耗，所以可以关闭
当接口不用于由发射机
设置掉电引脚（EN） 。此操作
降低最大电流消耗
20μA ，使得该器件非常适用于便携式
如移动电话和便携式应用
电池的设备。简化的功能可以是
达到了使用BYP选择引脚，即禁用
内部DPLL电路。当该引脚为高电平
该设备可以与从串行信号的工作
DIN0仅输入。一个同步信号CLKIN
必须提供与将要使用的子放出
LVDS电平由CLKOUT端口;子LVDS数据
将是摆-由DOUT口为最大
频率208MHZ的。这种创新的设备
提供了一个优化的高速链路解决方案
从不同的CMOS传感器设备（并行或
串行输出），以更先进的图形
控制器在手机的应用程序。所有输入
和输出都配备了保护电路
防止静电放电，提供静电放电抗扰度
瞬态过电压。该STSLVDSP27
是专为运行在商用
温度范围为-40 ° C至85°C 。
订货编号
产品型号
STSLVDSP27BJR
2007年6月
温度范围
-40到85°C
第1版
包
翻转Chip20 （带&卷）
包装
每卷3000份
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www.st.com
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STSLVDSP27
目录
1
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3
4
5
6
7
框图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 3
引脚配置。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 4
最大额定值。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 6
电特性。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 7
测试电路和时序图。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 13
包装机械的数据。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 19
修订历史。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 22
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引脚配置
STSLVDSP27
2
图2中。
引脚配置
销结构和逻辑图（顶视图 - 凸点是在另一侧）
表1中。
引脚说明
PLN N°
B1
符号
DIN0
DIN1-DIN7
DOUT + ， DOUT-
CLKIN
CLKOUT + ， CLKOUT-
DV0 ， DV1
GND
V
DD
V
IO
EN
BYP
名称和功能
CMOS并行/串行数据输入
CMOS并行数据输入
SubLVDS驱动器的数据输出
CMOS并行/串行时钟输入
SubLVDS驱动时钟输出
CMOS数据输入有效
地
主电源电压
SubLVDS总线输出供电电压
CMOS主控芯片使能输入
CMOS旁路选择输入
A1，A2， A3，A4， B4，C4 ， D4的
D1 ， C1
B3
D3 ， C3
C2，D2
B2
E1
E2
E3
E4
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STSLVDSP27
引脚配置
表2中。
控制
EN
L
H
H
H
H
真值表（旁路功能： DIN0 = > DOUT ， CLKIN = > CLKOUT ;主芯片
启用
(1)
功能）
输入
DV0
X
X
X
X
X
DV1
X
X
X
X
X
DIN0
X
L
L
H
H
DIN1-7 CLKIN
X
X
X
X
X
X
L
H
L
H
DOUT +
Z
L
L
H
H
差分输出
DOUT-
Z
H
H
L
L
CLKOUT +
Z
L
H
L
H
CLKOUT-
Z
H
L
H
L
BYP
X
H
H
H
H
1.所有的差分输出被置于高阻抗与只gnd时;内部DPLL电路被置于关断模式，以获得
最小的功率消耗。
注意：
表3中。
控制
EN
H
H
N： 0..1 ; Z =高阻抗，X =无关
真值表（数据有效的功能）
输入
DV0
(1)
L
X
DV1
(1)
X
L
DIN0
X
X
DIN1-7 CLKIN
X
X
X
X
DOUT +
H
H
差分输出
DOUT-
L
L
CLKOUT +
H
H
CLKOUT-
L
L
BYP
L
L
1，一种与门的设计上的数据有效输入（ DV0 ， DV1 ），以使所述标准的功能;只有当
DV0 = DV1 = "H"设备将根据主要的页面描述工作
注意：
N： 0..1 ; Z =高阻抗，X =无关
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