STEL-1176
数据表
STEL-1176
80 MHz的十进制/ BCD
0.1 Hz的分辨率
CMOSNumerically
控制振荡器
R
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特点
s
高时钟频率
- 80 MHz的最大过商业用
CIAL
工作条件
功能说明
该STEL - 1176数控振荡器
（ NCO），使用数字技术来提供一种低成本
对于低噪声的产生有效的解决办法，高
分辨率的信号。士官器件结合了低
电源1.5μ CMOS技术，具有独特的
建筑设计造成了功率效率，
高速正弦波发生器。这
性能是由其频率迅速提高
交换能力和并行控制接口。
该STEL - 1176拥有高频率分辨率
十进制格式，具有极低的杂散信号
水平和高的最大工作频率。该
小数频率分辨率允许的频率是
在0.1赫兹，从一个标准的确切倍数生成
基准频率，例如10MHz的，并且分
在5或10 MHz时钟输出被提供，以促进
这一点。的频率控制数据的格式是1-2-4-8 BCD码，
和独特的结构允许数据是
加载无论是作为一个35位并行字，为最大
速度，或者作为5个字节中，为了便于微处理器
连接。该STEL - 1176还采用了3位相位
调制，从而输出到调制
利用BPSK ， QPSK或8ary PSK数据。
输出频率可以从计算
下面的等式：
f
o
=
f
c
x
-PHASE
8 x 10
8
s
具有较高的频率分辨率
十进制频率步
- 精确的0.1赫兹@ 80MHz的
s
超高速频率
游及调制
- MAX 。更新速度快250
NANOSECS 。
s
高精度相位调制
- 3位8ARY PSK
s
高分辨率输出
- 12位
s
频谱纯度高
- 所有SPURS < -72 dBc的
s
平行或字节宽
控制输入
s
低功耗
应用
s
精密合成器
s
仪器仪表
s
载波产生
其中：F
o
是输出信号的频率
和：F
c
是时钟频率。
框图
PHLD
FRLD
相
ADDR
SEL
WRSTB
3
地址
SELEC牛逼
逻辑
-PHASE
卜FF器
注册
数据
RESET
LKSEL
÷2/8/16
LOC
下在
35
35
-PHASE
注册
35
8
3
/
4
DEC ADE
相
AC - C UMU-
荡器
15
相
ALU
15
正弦
LUT
12
OUT
相
卜FF器
注册
3
35
所有的寄存器
最不发达国家LK
REFC LK
STEL-1176
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2
引脚配置
包装： 84引脚PLCC
导热系数，
θ
ja
= 30°/W
包装： 84引脚CLDCC
导热系数，
θ
ja
= 34°/W
1 1
8 8 8 8 8 7 7 7 7 7
1 0 9 8 7 6 5 4 3 2 1 4 3 2 1 0 9 8 7 6 5
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
74
73
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
54
1 1
8 8 8 8 8 7 7 7 7 7
1 0 9 8 7 6 5 4 3 2 1 4 3 2 1 0 9 8 7 6 5
0.145"
马克斯。
0.017"
±
0.004" （2）
顶视图
1.190"
±
0.005"
0.05"
标称（ 1 ）
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
74
73
0.018"
±
0.004" （2）
顶视图
0.05"
±
0.005" （1）
3 3 3 3 3 3 3 4 4 4 4 4 4 4 4 4 4 5 5 5 5
3 4 5 6 7 8 9 0 1 2 3 4 5 6 7 8 9 0 1 2 3
3 3 3 3 3 3 3 4 4 4 4 4 4 4 4 4 4 5 5 5 5
3 4 5 6 7 8 9 0 1 2 3 4 5 6 7 8 9 0 1 2 3
1.154"
±
0.004"
0.200"
马克斯。
1.150"
±
0.012"
0.035"
公称
注：引脚公差
间距不累计。
引脚连接
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
V
SS
RESET
CIN
CLKSEL
ADDR
0
ADDR
1
ADDR
2
WRSTB
CSEL
FRLD
数据
0
V
DD
数据
1
数据
2
数据
3
数据
4
数据
5
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
数据
6
V
SS
V
DD
V
SS
V
SS
时钟
V
SS
数据
7
数据
8
数据
9
数据
10
数据
11
数据
12
数据
13
数据
14
V
DD
数据
15
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
数据
16
数据
17
数据
18
数据
19
数据
20
数据
21
数据
22
数据
23
V
SS
V
SS
数据
24
数据
25
数据
26
数据
27
数据
28
数据
29
数据
30
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
数据
31
数据
32
V
DD
数据
33
数据
34
I.C.
V
SS
OUT
0
OUT
1
OUT
2
OUT
3
V
SS
V
SS
OUT
4
OUT
5
OUT
6
OUT
7
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
V
SS
OUT
8
OUT
9
OUT
10
OUT
11
V
DD
V
DD
LDCLK
V
SS
REFCLK
V
SS
PHLD
相
0
相
1
相
2
V
SS
注： I.C.表示内部连接。这些引脚必须悬空。不要使用过孔。
3
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STEL-1176
电路描述
该STEL - 1176采用了双模式输入端口其中
可以设置为允许任一字节宽的或平行
装载BCD频率控制数据。输入
是双缓冲的，而新的频率数据是
上的第一个或第二个上升沿加载
时钟
（以先到为准，而
LDCLK
低）
的下降沿后
FRLD
信号。有3位相位
调制器也被引入，并在相
调制（PM ）数据被分别装在其自己的
总线。
一个BCD技术被用来创建一个NCO与
频率分辨率，其中有一个十进制关系
于时钟频率。这是通过提供实现
近九十年的积累与一系列0
为799999999 。在此范围内的任何值可以是
加载到
Δ相
注册为频率控制
字。在此范围内，总的80×10
7
值的存在，
这样，当NCO的工作在一个时钟
的80 MHz的频率时，输出频率分辨率
将精确0.1赫兹。 80MHz的时钟分
由八个或内部16 ，而分频时钟
提供为在10MHz或5MHz的一个输出端。这
输出可用于相位锁定在80MHz的时钟
发生器到一个参照标准。
的15个MSB累加器的用于
解决一个独特的查找表。查找表
生成具有12位的正弦波输出
幅度分辨率。这导致了一个典型的总体
的-72 dBc的，或更好的杂散性能。
士官生成采样正弦波哪里
取样函数是时钟。实际上
的NCO输出频率的上限为约40％的
时钟频率由于寄生分量是
通过抽样产生。这些成分是在
频率高于一半的时钟频率，并
变得更加难以通过过滤来除去。
在NCO输出信号的相位噪声可能
从所述时钟信号的相位噪声来确定
输入和输出频率的时钟的比率
频率。这个比率的平方倍的相位噪声
在给定带宽中指定的时钟的功率是
相位噪声功率可被预期在该
带宽相对于输出频率相同。
士官通过实现高工作频率
广泛运用流水线在其体系结构。
士官中的流水线延迟37代表时钟
周期。与相位相关的流水线延迟
调制器是唯一的17个时钟周期中，由于相
调节功能是在的输出
累加器。相位调制也可以是
那样迅速改变每个时钟周期。注意
当一个相位或频率的变化发生在
输出的变化是瞬时的，也就是说，它发生在
一个时钟周期，具有完整的相位相干性。
功能模块描述
地址选择逻辑块
此块控制数据的写入到器件
通过
数据
34-0
输入和
相
2-0
输入。
该数据被写入到器件上的上升沿
的
WRSTB
输入，并且将模式（35位并行或
字节宽），并注册到其中的数据被写入
被选中的
ADDR
2-0
输入。该
CSEL
输入
可用于选择性地启用数据的写入
从总线。
Δ相
缓冲寄存器块
该
Δ相
缓冲寄存器块用于
暂时存储
Δ相
数据写入到
装置。这允许将要写入的数据
异步作为一个35位字或按五个字节
35-bit
Δ相
字。该数据从传送
这些寄存器进
Δ相
一个下跌后注册
在边缘
FRLD
输入。
相位缓冲寄存器块
相位缓冲寄存器块用于暂时
存储写入到器件中的PM数据。该数据是
后从该寄存器转移到ALU的相
上的一个下降沿
PHLD
输入。
Δ相
寄存器块
此块控制的更新
Δ相
数据
在累加器中。从频率数据
该
Δ相
缓冲寄存器块装入这个
后在一个下降沿方框
FRLD
输入。
相位累加器BLOCK
此块形成NCO功能的核心。它是一个
高速，流水线， 35位并行的BCD
蓄能器，生成新的总和在每一个时钟
周期。不像其他的NCO ，用于在所述算术
STEL- 1176是BCD码，从而使设备的分辨率
小数。在35位补8
3
/ 40年，以使
蓄能器的满刻度计数是799999999 。
这使得该频率分辨率1部分中
8亿，或0.1赫兹80兆赫。进位输入（
CIN
输入）允许累加器的分辨率
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4
到由一个辅助的NCO或手段进行扩展
相位累加器。溢出信号被丢弃，
因为所需的输出是模（ 8x10的
8
）之和
只。这表示模（ 2π ）的相角。
相ALU模块
相ALU执行加法的PM数据的
到相位累加器的输出。在PM数据字
由3位构成，并且这被添加到3个最
由相位累加器显著位以形成
15位调制的相位用于寻址
查找表。
正弦查询表块
这个块是正弦存储器。从15位
相位累加器和ALU用来解决这个问题
存储器，以产生12位
OUT
11-0
输出。
时钟分频器模块
输入的系统时钟由两个分开的
半速率时钟（ LDCLK ）被用在
Δ相
寄存器块。该
LDCLK
进一步除以四
或8 ，取决于该状态
CLKSEL
输入，
以提供
REFCLK
输出。该输出可以是
在PLL电路用于锁定80MHz的时钟
发生器到10MHz或5MHz的参考标准。
数据
34
通过数据
0
35位
数据
34-0
总线是用于编程的35位
Δ相
注册。
数据
0
是的至少显著位
总线。编程到的数据
Δ相
在这种方式寄存器确定的输出频率
士官的。的数据将被加载为平行35-
位字或5个字节，这取决于该状态
地址总线，如图所示，在地址表中。每
半字节（4位）的数据处开始
数据
3-0
代表
1十年1-2-4-8 BCD格式频率的数据。
当选择字节宽的模式（地址000
100 ） ， 35数据线必须在外部连接
以形成一个8位的数据总线，如下所示：
CONNECT
数据
34-32
to
数据
2-0
,
数据
31-24
to
数据
23-16
to
数据
15-8
to
数据
7-0
.
相
2
通过相
0
3位
相
2-0
总线用于编程的3位
相位寄存器。
相
0
是的至少显著位
总线。
相
2
对应的增量相
180°移
相
1
对应的增量
的90 °相移，并且
相
0
对应于一
45°增量相移。
ADDR
2
通过ADDR
0
三个地址线
ADDR
2-0
控制使用的
该
数据
34-0
总线写入频率数据向
Δ相
缓冲寄存器和
相
2-0
总线
相位数据写入相位缓冲寄存器，如
表中显示：
ADDR
2
ADDR
1
ADDR
0
现场注册
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Δ相
7-0位（ LSB ）
1
Δ相
比特15-8
1
Δ相
23-16位
1
Δ相
30-24位
1
Δ相
位34-32
1
第一阶段2-0位
Δ相
比特34-0
2
Δ相
+相位位
3
输入信号
RESET
该
RESET
输入是异步的活性低，并且
清除设备中的所有寄存器。当
RESET
变为低电平时，所有寄存器都在13纳秒清除，
这个信号返回后继续正常工作
高。在数据
OUT
11-0
那么公交车将无效
为10个时钟周期，然后将保持在
对应的零相位（ 801H ），直到新的价值
频率或相位的数据被装入
FRLD
or
PHLD
后输入
RESET
返回高电平。
时钟
士官中执行的所有同步功能
被引用到的上升沿
时钟
输入。
该
时钟
信号应名义上是一个正方形
波在80 MHz的最高频率。一个非
重复
时钟
波形是允许的，只要
最小持续时间的正或负脉冲上
的波形始终比5毫微秒以上。
CSEL
该
芯片选择
输入用于控制的写入
数据到芯片中。它是低电平有效。当此输入为
高通过所有的数据写入
数据
7-0
总线被抑制。
这是没有必要重新加载不变字节，并且
字节加载顺序可以是随机的。
注：1.字节宽的频率加载模式。
2.并行频率加载模式。
3.加载在频率数据
并行模式和相位数据
同时。
5
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QQ：2880707522 复制
