ST 486 DX ASIC核心
全静态3.3V 486 DX / DX2 / DX4 ASIC核心
初步数据
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全静态486兼容内核能够
运营从D.C到120MHz的
在0.35微米的五层制造
金属HCMOS工艺
8K字节统一的指令和数据高速缓冲存储器
与回写功能
并行处理的整体浮点单元，
具有自动省电模式
低功耗的系统管理模式
细胞库2.2V和3.3V电源供电，
5 V的I / O接口功能
2 - 输入NAND的0.160纳秒（典型值）与延迟
扇出= 2 。
广泛的I / O功能，包括LVCMOS ，
LVTTL ， GTL ， PECL ， LVDS和。
高驱动I / O;吸收高达48的能力
mA，带压摆率控制，电流尖峰支持
PRESSION和阻抗匹配。
发电机支持SPRAM ， DPRAM ，
ROM和许多其他嵌入式功能。
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完全独立的电源层和接地组态
口粮投入，核心和输出。
可编程I / O环能力高达1000
垫。
输出缓冲器可驱动ISA ， EISA的，
PCI ，MCA和SCSI接口的水平。
有源上拉和下拉设备。
Buskeeper I / O功能。
振荡器为宽的频谱。
广泛的400 SSI细胞。
可测试性设计包括LSSD宏库
选项和IEEE 1149.1 JTAG边界
扫描架构内置的。
基于Cadence的设计系统接口
面临着来自多个工作站。
广大陶瓷和塑料封装范围。
闭锁触发电流> +/- 500毫安。
ESD保护> +/- 4000伏。
图1. 486 DX核心ASIC
发E邻F G在（E S）
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486
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只读存储器
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内存
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DX CORE
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美吨 M I / O
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1995年10月
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I / O
1/8
ST 486 DX ASIC核心
产品概述
对ST 486 DX核心是基于的设计
SGS - THOMSON标准486 DX4产品。该
核心是能够操作的“外部”的公交车
速度或在两次或三次的总线速度达
最高120MHz的的。由于设计是完全
静止芯可以在任何频率上工作
之间D.C和120MHz的。
其核心是
在高性能。制造，低电压，
五级金属， HCMOS 0.35微米工艺
实现亚纳秒内速度，同时
提供极低的功耗和高噪音
免疫力。对于潜在的总门数
专用设备超过200万
等效可用门。核心工作在
Vdd的电压范围为2.2 3.6伏。
核心来提供全方位的SSI ，
微星库以及发电机SPRAM ，
双口RAM ， ROM 。
其中，工艺和设计
理念允许有可能整合
在一个486芯现有的“标准设备”
设计。全套“芯片组”的功能块都
可建立在芯片的支持子系统
块，如IDE控制器， PCI桥， DRAM
控制器等。
在I / O可用于电路从配置
低电压CMOS和TTL为200 MHz的加低
摆幅的差分电路。
CLOCK -两倍的CPU CORE
该ST486DX核心的DX4模式可提供高达
一个486DX的2.8倍，在相同的性能
“外部”时钟频率。
这一级别的
性能受到两倍的频率来实现
输入时钟，并使用所得到的信号，以
驱动CPU核心。为了进一步加强这方面的
架构， ST486DX核心降低
慢速外部存储器的性能损失
通过使用回写芯片的访问
高速缓存和8个写缓冲器。
CPU核心由一个五级流水线的
为最小指令执行时间优化，
包括所有必要的硬件互锁来
允许连续的指令执行重叠。
流水线执行时的执行阶段
在一个简单的，但经常使用的指令
时钟周期和硬件乘法器执行时
16位整数乘法中仅3个时钟。
ON- CHIP的回写缓存
在ST486DX核心的片上高速缓存可以
配置为在传统的直写模式中运行
或在一个更高的性能回写模式。该
回写式缓存模式是专
通过优化CPU核心的性能
消除
公共汽车
瓶颈
造成
by
不必要的外部写入周期。这种直写
回到建筑是特别有效
的时钟增加了两倍的性能提升
ST486DX4核心。
传统的直写式缓存架构
要求所有写入到缓存也更新
外部存储器同时进行。
这些
不必要的写周期产生哪些瓶颈
因此在CPU停止不利影响
性能。
与此相反，一个回写
体系结构允许数据被写入到高速缓存
而不更新外部存储器。随着有写
回高速缓冲存贮器，外部写周期时，才需要
当出现缓存缺失时，经修饰的线是
在缓存中的替换，或者一个外部总线时
大师需要访问的数据。
该ST486DX核心的缓存是8千字节的统一
使用的指令和数据高速缓存来实现
4路组相联的体系结构和一个至少
最近使用（LRU）替换算法。该
高速缓存被设计为在最佳性能
回写模式，然而，高速缓冲存储器可以是
在直写模式操作。的高速缓存线
大小为16字节，新线只分配
内存中读取周期。
有效状态
保持在16字节高速缓存线的基础上的，但
改性或"dirty"状态为回写模式是
保持在一个4字节（双字）的基础。
因此，只有在双字对已
修改写回到外部存储器
当一个行被替换高速缓存中。该CPU
芯可以访问缓存中的单个内部
时钟周期读取和写入操作。
FPU OPERATIONS
由于FPU是CPU内的居民，在
开销与外部相关的数学
随意性周期被消除。如果是FPU
在不使用时， FPU是自动供电
下来。
此功能可降低整体功耗
消费。
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ST 486 DX ASIC核心
系统管理模式
系统管理模式（ SMM）提供
附加的中断和一个单独的地址空间
可用于系统的电源管理
或软件透明的我模拟/ O
外设。 SMM正在使用的系统中输入
管理中断（SMI ＃ ）或SMINT
指令。
当运行在孤立的SMM
地址空间中， SMI中断程序
而不会与操作干扰执行
系统或应用程序。
进入SMM后，CPU状态的部分是
自动保存。程序开始执行时
的SMM地址空间中的位置。位置
和SMM内存的大小是可编程的
内ST486DX核心。八SMM说明
已经被添加到486的指令集，
允许软件进入SMM ，以及节能
而在SMM恢复时的总CPU状态
模式。
电源管理
该ST486DX核心电源管理功能
允许在电池寿命的显着改善
设计的非静态486以上的系统
处理器。在暂停模式的典型
电流消耗的小于1 ％的
全工作电流。
暂停模式是通过硬件或进入
软件开始采取行动。使用硬件
方法来启动休眠模式涉及到两
在SUSP ＃和SUSPA ＃脚之间的握手
信号。该软件可以启动待机模式
通过HALT指令的执行。
一旦进入暂停模式时， ST486DX核心动力
消耗通过停止进一步降低
外部时钟输入。由此产生的电流消耗
通常450 μA 。由于ST486DX核心是
静态的，没有内部数据时，时钟是丢失
停了下来。
信号汇总
该ST486DX核心的信号集包括10缓存
接口信号，二随意性接口
信号，两种电源管理信号，二
系统管理模式的信号，一个电源
电源电压的控制信号和一个时钟
乘数的控制信号。
图书馆
以下部分详细介绍了其中的元素
补ST486DX核心HCMOS6库。该
元件被分为三类：
- 宏单元&宏功能
- 模块生成器
- 内嵌功能
宏蜂窝和宏功能
该HCMOS 6库有内部宏单元
在品种，性能强劲。小区
选择已经驱使合成的需要
与基于HDL的设计技术。本次发行的
丰富的缓冲区，复杂的组合单元和
多重动力驱动单元，从而使合成
工具来创建一个兼容的网表
布局布线工具的要求。
宏功能是在布局由实施
利用宏单元和互连创造
逻辑函数。该宏功能包括所有
该模块需要建立一个完整的PC芯片组子
系统。
例子包括DRAM控制器， UART ， DMA
控制器，中断控制器，间隔定时器， IDE
控制器，实时时钟， PCI控制器， MIDI端口等。
模块发电机
一系列的模块发生器可用来
支持一系列的宏功能。这些模块
让设计人员选择个人
为了参数来创建一个编译单元，
满足特定的应用要求。
发电机可用于宏功能等
作为单端口RAM端口和双端口RAM和ROM。
编译后生成的细胞构建定制
细胞，这是使用一种特殊的叶实现
电池技术，确保可预测的布局和
准确的模块特性。
在选择宏功能，设计人员可以
考虑速度和面积之间的权衡来
产生一个完全定制的电池满足他们的
特殊设备的需求。
嵌入式功能
嵌入式
Megacells
允许
ACCESS
to
已迄今域技术
标准产品。
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ST 486 DX ASIC核心
例子包括混合模式单元图形，
DAC / ADC的（4-9位） ，锁相环的应用程序和数字
信号处理器功能的蜂窝通讯科，传真
和高速调制解调器。
100Mbps的串行
再加上大量，快速的Transputer链接
存储器可用于流水线操作，缓存和
在现代CISC计算机同步电路
体系结构。
Viterbi和Reed所罗门核心瞄准HDTV
和卫星传输市场。为了支持
电信需求CCITT标准的应用，
ADPCM细胞支持CT2协议已
开发的。 MPEG2解码器直接连接
到系统存储器是理想的机顶盒和
电缆应用。
可测性设计
使用486芯的内部测试模式，
通过特殊的测试逻辑访问，核心
模块可以在'独立'进行彻底的测试
模式在两个晶圆分类和包装模具的考验。
该HCMOS 6库支持JTAG
边界扫描和两个边沿和电平敏感
通过提供扫描设计技术
必要的宏单元。扫描测试辅助设备
可测性通过允许访问内部节点
而不需要单独的外部连接
为每个节点访问。可测试性是有保证的
与LSSD锁存器的紧密耦合器件级
元素，自动测试向量生成
（ ATPG ）和高花纹深度测试架构。
在系统层面， SGS - THOMSON完全支持
IEEE 1149.1 。几种类型的核心扫描单元是
在6 HCMOS库提供。
包装可用性
的HCMOS 6文库被设计为兼容
同的QFP和BGA封装类型中，除了
比较传统的类型的包。
这些选项包括四方扁平封装（ xQFP ）
发行范围达304引脚。兼具高
性能和高功率的变体可
以及TQFP薄类型。
球栅阵列（ BGA ）封装，可从
160到500的引脚。
引脚数，通过电路板安装范围可达
299.对于高引脚数的范围为兼容
与业界JEDEC标准和EIA -J
Guardring四方扁平封装（ GQPF ）与引脚数
从186到304 。
在销的多样性计数和包装风格给人
设计师有机会到FI次最佳
折衷对于系统的尺寸，成本和
性能要求。
设计环境
几个接口水平是可能的
SGS - THOMSON和客户的
承诺的486核心设计。四个层次
界面的示于图3中第1级是
特点是SGS - THOMSON接受
系统规格，并采取通过设计
为验证和制造。在2级界面
设计师提供了一个模拟的网表在
RTL HDL水平。 SGS - THOMSON然后取
通过综合和门级仿真设计
布局，验证和制造。
级别3的设计师完成设计到最终
门级仿真。的设计，然后取
通过布局，验证和制造由SGS-
THOMSON 。
第4级的设计师完成所有的设计
和布局，并提供设计数据库
SGS - THOMSON在GDS 2格式。
SGS-
然后，汤姆逊将完成LVS和DRC和
产生PG带掩码生成和
捏造。
技术
对于这款产品，高性能，低电压，
五级金属，自对准硅化聚和扩散
HCMOS 0.35微米工艺已被用于
实现亚纳秒内速度，同时
提供极低的功耗和高噪音
免疫力。
它的制造涉及140多个小学
操作，包括选择的钨通孔，
等离子安葬介电质沉积和CMP
（化学机械平坦化）的
逐步氧化物。
方法
设计环境用于x86嵌入式
产品已被设计为最大
的灵活性和可靠性，并已根据
典型的ASIC设计一样采用HDL和流
合成方法。
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ST 486 DX ASIC核心
图2.标准包装选项
封装选项
引线数（销）
144
160
168
176
180
196
208
224
225
256
257
304
313
400
480
包
名字
84
GQ FP
100
120
128
PQFP
TQFP
BGA
塑料
PGA
CPGA
POW
PQFP
与弹头
or
SPREADER
：包生产
：套餐中的发展
仿真环境
设计流程的关键领域是模拟
环境，其允许多个级别的
设计抽象，同期模拟。
Cadence的跨越式/的Verilog- XL仿真
引擎已被选定为这个“混搭”
方法，允许门级的功能和
时序验证各个模块是
图3.用户界面
内的一个高层次的描述进行
整个设备。
核机型
该ST486DX芯所用的表示
通过不同的模型仿真环境
类型如VHDL总线功能模型或
模型源硬件模型。该模型源
选项利用ST486DX硅介接至
VHDL / Verilog的软件协同仿真环境
通过软件的外壳。
SY ST EM
SY ST EM
SP权证IFIC一个TION
BE H A VIO AL
高密度脂蛋白
- [R TL 平负
SY第n个ê SIS
PRE-良友UT
摹ATE L伊维尔基尼
SIM ü LATION
LA 欧牛逼
PO ST-良友ü牛逼
摹ATE LEVEL
SIM ü LATION
米ü前言T.
AN TES牛逼
LEV EL
1
水平
CUSTO ME
SG S- THO MSO
LEV EL
2
CUSTO M ER
SG S-叔何MSO
IN TER FAC ê
LEV EL
3
CUSTO ME
SG S- THO MSO
LEV EL
4
CUSTO M ER
SG S-叔何MSO
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