SSTUA32864
1.8 V CON连接的可配置注册DDR2-667 RDIMM缓冲
应用
版本01 - 2005年5月12日
产品数据表
1.概述
该SSTUA32864是一个25位的1 ： 1或14位1 ： 2 CON连接可配置的注册缓冲设计
为1.7 V至2.0 V V
DD
操作。
所有时钟和数据输入是与对SSTL_18 JEDEC标准兼容。该
控制输入LVCMOS 。所有输出都已经优化1.8 V CMOS驱动器
带动DDR2 DIMM负载。
该SSTUA32864工作在差分时钟（ CK和CK ） 。数据被登记在
CK的交叉变为高电平，和CK变低。
在C0输入控制1的引脚排列CON组fi guration ： 2引脚排列从A CON组fi guration
（当LOW）到B CON组fi guration （ HIGH时） 。 C1的输入控制引脚排列
从25位的1 CON组fi guration ：1（当为低电平） ，以14位为1：2 （HIGH时） 。
该设备支持低功耗待机操作。当复位输入端（RESET）为低时，
差分输入接收器被禁用，并取消驱动（浮动）的数据，时钟和
参考电压（VREF）的输入是允许的。此外，当RESET为低所有
寄存器复位，所有输出被拉低。该LVCMOS RESET和CN输入
必须始终在一个有效的逻辑高电平或低电平举行。
为了确保稳定的时钟已经提供前从注册日网络斯内德输出，
RESET必须在低状态在上电期间举行。
在DDR2 RDIMM应用， RESET为特定网络版是完全异步的
对于CK和CK 。因此，没有时序关系可以之间保证
2 。当进入复位，寄存器将被清除，数据输出将被驱动
低快，相对于时间来禁用差分输入接收器。然而，当
走出复位，寄存器将被激活快，相对于时间，让
差分输入接收器。只要数据输入是低电平，并且时钟稳定
在从复位低到高的跳变的时间，直到输入接收器
全面启用， SSTUA32864的设计必须确保输出将保持
低，从而保证了对输出无毛刺。
该装置监测DCS与CSR投入和将门从尺寸Qn输出
改变状态时， DCS和CSR输入为高电平。如果任DCS或CSR输入
低，中尺寸Qn输出将正常工作。 RESET输入的优先级高于DCS
企业社会责任和控制，并强制输出低电平。如果DCS控制功能不
需要的话，然后将CSR输入可被硬连线到地面，在这种情况下，设置时间
对于DCS的要求是相同的其他DN的数据输入。
该SSTUA32864可在96球，低廓音响NE间距球栅阵列（ LFBGA96 ）
封装。
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