2兆位/ 4兆位的SPI串行闪存
SST25LF020A / SST25LF040A
SST25LF020A / 040A2Mb / 4Mb的串行外设接口（ SPI ）闪存
数据表
产品特点：
单3.0-3.6V读写操作
串行接口架构
- SPI兼容：模式0和模式3
33 MHz的最大时钟频率
卓越的可靠性
- 耐力： 100,000次（典型值）
- 大于100年数据保存时间
低功耗：
- 读操作工作电流：7 mA（典型值）
- 待机电流： 8 μA （典型值）
灵活的擦除能力
- 统一4K字节扇区
- 统一32 K字节覆盖块
快速擦除和字节编程：
- 芯片擦除时间： 70毫秒（典型值）
- 部门或块擦除时间： 18毫秒（典型值）
- 字节编程时间： 14 μs（典型值）
自动地址递增（ AAI ）编程
- 降低整个芯片的编程时间
字节编程操作
检测写操作结束的
- 软件状态
保持引脚（ HOLD ＃ ）
- 暂停串行序列的记忆
不取消选择器件
写保护（ WP ＃ ）
- 启用/禁用的的锁定功能
状态寄存器
软件写保护
- 通过块保护位的写保护
状态寄存器
=温度范围
- 商业： 0 ° C至+ 70°C
- 工业级： -40 ° C至+ 85°C
- 扩展： -20 ° C至+ 85°C
封装
- 8引脚SOIC封装150万体宽
对于SST25LF020A
- 8引脚SOIC封装200万体宽
对于SST25LF040A
- 8触点WSON （ 5× 6毫米）
所有非铅（无铅）器件均符合RoHS标准
产品说明
SST的串行闪存系列具有一个四线SPI-的COM
兼容的接口，允许低引脚数封装
占用更少的电路板空间，并最终降低总
系统的成本。 SST25LF020A / 040A SPI串行闪存
回忆与SST专有的制造，高
高性能CMOS SuperFlash技术。在不分流
栅单元设计和厚氧化层隧穿注入器可实现
更好的可靠性和可制造与比较
另一种方法。
该SST25LF020A / 040A设备显著改善
性能，同时降低功耗。该
消耗的总能量是所施加的电压的函数
年龄，电流和应用的时间。因为对于任何给定
电压范围， SuperFlash技术使用更少的电流
租来编程，并且具有擦除时间更短，总
在任何擦除或编程操作所消耗的能量
低于其他闪存技术。该
SST25LF020A / 040A器件用单3.0-操作
3.6V电源。
该SST25LF020A器件采用8引脚SOIC
150万的车身宽度（ SA ）封装。该SST25LF040A
器件采用8引脚SOIC封装200万体宽
（S2A ）封装。所有密度提供在8接触
WSON封装。参见图1的引脚分配。
2006硅存储技术公司
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在SST徽标和超快闪注册了Silicon Storage Technology ， Inc.的商标。
规格若有变更，恕不另行通知。
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数据表
F
UNCTIONAL
B
LOCK
D
IAGRAM
地址
缓冲器
和
锁存器
X - 解码器
超快闪
内存
- 解码器
控制逻辑
I / O缓冲器
和
数据锁存器
串行接口
1242 B1.0
CE＃
SCK
SI
SO
WP ＃
HOLD ＃
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数据表
引脚说明
CE＃
SO
WP ＃
VSS
1
2
8
7
VDD
HOLD ＃
SCK
SI
CE＃
SO
WP ＃
VSS
1
8
VDD
HOLD ＃
SCK
SI
2
7
顶视图
3
4
6
5
1242 08- SOIC P1.0
3
顶视图
6
4
5
1242 08- WSON P2.0
8-
领导
SOIC
图1 ：P
IN
A
SSIGNMENTS
表1 ：P
IN
D
ESCRIPTION
符号引脚名称
SCK
串行时钟
功能
8-
联系
WSON
提供串行接口的定时。
命令，地址或输入数据被锁存，在时钟输入的上升沿，而输出
数据被移出的时钟输入的下降沿。
到传送命令，地址或数据串联到器件中。
输入被锁定在串行时钟的上升沿。
以串行方式传输数据出器件。
数据被移出在串行时钟的下降沿。
该装置是由高到CE ＃低电平的转换功能。 CE ＃必须保持为低电平的持续时间
任何命令序列。
写保护（ WP ＃ ）引脚用于启用/禁用状态寄存器的BPL位。
要暂时停止与SPI闪存的串行通信，无需重新设置设备。
提供电源（ 3.0-3.6V ） 。
T1.0 1242
SI
SO
CE＃
WP ＃
HOLD ＃
V
DD
V
SS
串行数据
输入
串行数据
产量
芯片使能
写保护
HOLD
电源
地
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产品标识
表2 ：P
RODUCT
I
DENTIFICATION
地址
制造商ID
器件ID
SST25LF020A
SST25LF040A
00001H
00001H
43H
44H
T2.0 1242
设备操作
该SST25LF020A / 040A通过SPI访问
（串行外设接口）总线兼容协议。该
SPI总线包括四个控制线;芯片使能（ CE ＃ ）是
用于选择该设备，并且数据通过存取
串行数据输入（ SI ） ，串行数据输出（ SO ）和串行
时钟（ SCK ） 。
该SST25LF020A / 040A支持模式0 （0,0）和
模式3 （ 1,1） SPI总线操作。区别
在两个模式之间，如图2所示，是状态
SCK信号时，总线主机处于待机
模式并且没有数据被传输。在SCK信号
低为模式0和SCK信号是高为模式3时对于两个
模式下，串行数据输入（ SI ）进行采样，在上升沿
在SCK时钟信号和串行数据输出（ SO ）是
SCK时钟信号的下降沿后驱动。
数据
BFH
00000H
存储器组织
该SST25LF020A / 040A超快闪存储器阵列是
组织了4 K字节扇区， 32 K字节覆盖块。
CE＃
模式3
模式3
模式0
SCK
SI
SO
模式0
位7位6位5位4位3位2位1位0
最高位
不关心
位7位6位5位4位3位2位1位0
最高位
1242 F02.0
高阻抗
图2 ： SPI P
ROTOCOL
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保持工作
HOLD ＃引脚用于暂停串行序列正在进行
有没有复位时钟的SPI快闪记忆体
序列。要激活HOLD ＃模式， CE＃必须在
低电平状态。在HOLD ＃模式开始时SCK
低电平状态符合的下降沿
HOLD ＃信号。保持模式结束时， HOLD ＃
与SCK有效低电平状态信号的上升沿一致。
如果HOLD＃信号的下降沿不重合
与SCK有效低电平状态，则设备进入保持
在接下来的SCK达到低电平状态模式。
同样，如果HOLD＃信号的上升沿不
与SCK有效低电平状态，则设备一致
出口在保持模式下，当SCK下一个到达活动
低状态。参见图3为保持状态的波形。
一旦设备进入保持模式，所以会在高
阻抗状态，而SI和SCK可以V
IL
或V
IH
.
如果CE ＃是在一个保持状态驱动的高电平有效，它重置
该装置的内部逻辑。只要HOLD ＃信号
低，内存仍然保持状态。要恢复
与设备通信， HOLD ＃必须驱动
高电平有效，而CE ＃必须驱动低电平有效。见图
18，保持时间。
SCK
HOLD ＃
活跃
HOLD
活跃
HOLD
活跃
1242 F03.0
图3 ：H
老
C
ONDITION
W
AVEFORM
写保护
SST25LF020A / 040A提供软件写保护。
写保护引脚（ WP ＃ ）启用或禁用锁相
状态寄存器的关闭功能。该块保护
位（ BP1，BP0和BPL ）在状态寄存器提供
写保护的存储器阵列和状态寄存器
之三。参见表5块保护的说明。
写保护引脚（ WP ＃ ）
写保护（ WP ＃ ）引脚使能的锁定功能
化BPL位（第7位） ，在状态寄存器的。当WP ＃
驱动为低电平时，写状态寄存器的执行
（ WRSR）指令由BPL的值确定
位（见表3） 。当WP＃为高电平时，向下锁定功能
BPL位和灰被禁用。
表3 ：C
ONDITIONS TO EXECUTE
W
RITE
-S
TATUS
-
R
EGISTER
（ WRSR ）I
NSTRUCTION
WP ＃
L
L
H
BPL
1
0
X
执行WRSR指令
不允许
允许
允许
T3.0 1242
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S71242-05-000
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5
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