SN74VMEH22501A
8位通用总线收发器和两个1位总线收发器
剖分LVTTL端口，反馈路径和3态输出
SCES620 - 2004年12月
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德州仪器会员
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Widebus
家庭
UBT收发器结合了D型
锁存器和D型触发器的
操作透明，锁定，或
计时模式
OEC电路提高了信号完整性
并降低电磁干扰
（EMI）的
符合VME64 ， 2eVME和2eSST
协议
总线收发器拆分LVTTL端口提供
为控制和诊断反馈路径
监测
I / O接口是5V容限
B端口输出（ -48毫安/ 64 mA）的
Y和A-端口输出（ -12毫安/ 12 mA）的
I
关闭
，上电三态和BIAS V
CC
支持Live插入
在3A端口总线保持数据输入
26 -W的等效串联电阻上
3A端口和Y输出
流通型架构促进
印刷电路板布局
分布式V
CC
和GND引脚最小化
高速开关噪声
闭锁性能超过100mA的每
JESD 78 ， II类
ESD保护超过JESD 22
- 2000 -V人体模型（ A114 -A ）
- 200 -V机型号（ A115 -A ）
- 1000 -V带电器件模型（ C101 ）
DGG或DGV包装
（ TOP VIEW ）
1OEBY
1A
1Y
GND
2A
2Y
V
CC
2OEBY
3A1
GND
LE
3A2
3A3
OE
GND
3A4
CLKBA
V
CC
3A5
3A6
GND
3A7
3A8
DIR
1
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3
4
5
6
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9
10
11
12
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17
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21
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24
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
1OEAB
V
CC
1B
GND
BIAS V
CC
2B
V
CC
2OEAB
3B1
GND
V
CC
3B2
3B3
V
CC
GND
3B4
CLKAB
V
CC
3B5
3B6
GND
3B7
3B8
V
CC
描述/订购信息
订购信息
TA
包装
TSSOP - DGG
-40 ° C至85 C
40 C 85°C
TVSOP - DGV
VFBGA - GQL
磁带和卷轴
磁带和卷轴
磁带和卷轴
订购
产品型号
SN74VMEH22501ADGGR
SN74VMEH22501ADGVR
SN74VMEH22501AGQLR
TOP- SIDE
记号
VMEH22501A
VK501A
VK501A
包装图纸，标准包装数量，热数据，符号和PCB设计指南
可在www.ti.com/sc/package 。
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
摩托罗拉是Motorola，Inc.的商标。
OEC ， UBT和Widebus是德州仪器的商标。
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
版权
2004年，德州仪器
邮政信箱655303
达拉斯，德克萨斯州75265
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SN74VMEH22501A
8位通用总线收发器和两个1位总线收发器
剖分LVTTL端口，反馈路径和3态输出
描述/订购信息（续）
该SN74VMEH22501A 8位通用总线收发器有两个组成1位三线制总线收发器和
设计用于3.3 - V V
CC
操作与5 V容限输入。该UBT收发器允许透明，锁定，
和数据传送的触发器模式和单独的LVTTL输入和输出端上的总线收发器提供
一个反馈路径用于控制和诊断监视。此设备之间提供了高速接口
在LVTTL逻辑电平， VME64 ， VME64x的，或VME320操作卡
背板拓扑结构。
该SN74VMEH22501A是引脚对引脚capatible到VMEH22501 ，但工作在更宽的工作
温度（ -40 ° C至85°C ）范围内。
高速底板操作是提高OEC电路和高驱动器一直是一个直接结果
设计和测试到的VME64x背板模型。而B端口I / O的驱动优化大
容性负载，其中包括伪ETL输入阈值（1/2 V
CC
±50
毫伏），以提高抗干扰能力。
这些规范支持2eVME协议中的VME64x （ ANSI / VITA 1.1 ）和2eSST协议中
VITA 1.5 。一个21槽VME系统的合理设计，设计师可以在实现320 MB的传输速率
线性背板，并且可能在VME320背板1 GB的传输速率。
所有输入和输出都是5 -V宽容与TTL和5 V CMOS输入兼容。
有源总线保持电路拥有未使用的或无驱动3A端口，在输入一个有效的逻辑状态。总线保持电路不
设置在图1A或2A的输入，任何B端口输入，或任何控制输入端。使用上拉或下拉电阻与
总线保持电路，不建议使用。
这个装置是用我住插入应用程序完全指定
关闭
，上电三态和BIAS V
CC
。在我
关闭
电路可以防止破坏性的电流通过设备时，断电/上回流。该电
三态电路置于高阻抗状态输出在上电和断电，这
防止驱动程序冲突。偏压V
CC
电路预充电和前提条件的B端口输入/输出
的连接，从而防止卡插入或移除期间在背板上的活动数据的干扰，并
允许真正的实时插入能力。
当V
CC
是在0和1.5伏特，该装置是在上电期间或断电的高阻抗状态。
然而，为了确保高阻抗状态高于1.5伏，输出使能（ OE和OEBY ）输入应当连接
到V
CC
通过上拉电阻和输出使能（ OEAB ）输入应通过一个下拉连接至GND
电阻器;该电阻的最小值由该装置的连接到该驱动器的能力来确定
输入。
VME320是一种专利的背板结构由亚利桑那州数码公司
GQL包装
（ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
2
3
4
5
6
端子分配
1
A
B
C
D
E
F
G
H
J
K
1OEBY
1Y
2Y
3A1
3A2
3A3
3A4
3A5
3A7
DIR
2
NC
1A
2A
2OEBY
LE
OE
CLKBA
3A6
3A8
NC
GND
VCC
GND
NC
GND
VCC
GND
NC
3
NC
GND
VCC
GND
4
NC
GND
VCC
GND
5
NC
VCC
BIAS VCC
2OEAB
VCC
VCC
CLKAB
3B6
3B8
NC
6
1OEAB
1B
2B
3B1
3B2
3B3
3B4
3B5
3B7
VCC
NC - 无内部连接
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达拉斯，德克萨斯州75265
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8位通用总线收发器和两个1位总线收发器
剖分LVTTL端口，反馈路径和3态输出
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功能说明
该SN74VMEH22501A是高驱动器（ -48/64毫安） ， 8位含D型锁存器UBT收发信机和
在透明，锁存，或触发器模式的D型触发器，用于数据路径的操作。数据传输是真实的
逻辑。该设备具有独特的分区为8位UBT收发器带有两个集成的1位三线公交车
收发器。
对的两个1位总线收发器的功能描述
该OEAB输入控制1B或2B端口的活动。当OEAB是高时，B端口的输出是活动的。
当OEAB低时，在B端口输出被禁止。
独立的1A和2A输入， 1Y和2Y输出提供控制和诊断反馈路径
监测。该OEBY输入控制1Y和2Y输出。当OEBY是低时，Y输出是活动的。当
OEBY为高时，Y输出被禁止。
该OEBY和OEAB输入可以连接在一起形成一个简单的方向控制，其中一个输入高收益
数据到B总线和输入低收益B的数据为Y总线。
1位总线收发器功能表
输入
OEAB
L
H
L
H
OEBY
H
H
L
L
产量
Z
数据到B总线
B数据为Y总线
数据到B总线B数据为Y总线
真正的驱动程序
真正的动力与反馈路径
模式
隔离
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SN74VMEH22501A
8位通用总线收发器和两个1位总线收发器
剖分LVTTL端口，反馈路径和3态输出
对于8位UBT收发器的功能描述
在每个方向上的图3A和图3B的数据流是通过在OE控制和方向控制（DIR）输入。当OE
为低电平时，所有3A- 3B或端口输出有效。当OE为高电平时，所有3A- 3B或端口输出处于高阻抗
状态。
功能表
输入
OE
H
L
L
DIR
X
H
L
产量
Z
3A数据3B总线
3B数据总线3A
该UBT收发功能由锁存使能（ LE ）和时钟（ CLKAB和CLKBA ）输入控制。为
图3A到3B中的数据流，所述尿素呼气试验工作在透明模式下，当LE为高。当LE为低电平时，图3A的数据
如果CLKAB被保持在高或低逻辑电平被锁存。如果LE为低电平时，图3A的数据被存储在锁存器/触发器上
CLKAB低到高的转变。
对于图3B到图3A的UBT收发器的数据流是类似于图3A 3B的，但是使用CLKBA 。
UBT收发器功能表
输入
OE
H
L
L
L
L
L
L
LE
X
L
L
H
H
L
L
CLKAB
X
H
L
X
X
↑
↑
3A
X
X
X
L
H
L
H
产量
3B
Z
B0
B0§
L
H
L
H
3A数据存储计时
真正的透明
模式
隔离
3A数据锁存存储
3A至3B的数据流被示出;图3B到图3A的数据流是类似的，但是使用CLKBA 。
在表示稳态输入条件之前输出电平建立，
只要CLKAB是前高乐去低
在表示稳态输入条件之前输出电平建立
该UBT收发器可代替任何的表1中所示的功能。
表1. SN74VMEH22501A UBT收发器的替代函数
功能
收发器
缓冲器/驱动器
锁存收发器
LATCH
寄存收发器
倒装佛罗里达州运
8位
’245, ’623, ’645
’241, ’244, ’541
’543
’373, ’573
’646, ’652
’374, ’574
SN74VMEH22501A UBT收发器替换所有上述功能
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QQ：2880707522 复制
