【SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN】,IC型号SN74V3670-6PEU,SN74V3670-6PEU PDF资料,SN74V3670-6PEU经销商,ic,电子元器件-51电子网

SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680 ， SN74V3690

1024

36, 2048

36, 4096

36, 8192

36, 16384

36, 32768

3.3 V的CMOS先入先出MEMORIES

SCAS668A - 2001年11月 - 修订2003年3月

记忆组织的选择

- SN74V3640 - 1024

36位

- SN74V3650 - 2048

36位

- SN74V3660 - 4096

36位

- SN74V3670 - 8192

36位

- SN74V3680 - 16384

36位

- SN74V3690 - 32768

36位

166 - MHz的操作（ 6 - NS读/写周期

时间）

用户可选的输入和输出端口总线

浆纱

–

×36

中

×36

OUT

–

×36

中

×18

OUT

–

×36

中

×9

OUT

–

×18

中

×36

OUT

–

×9

中

×36

OUT

大端/小端用户可选

字节表示

5 V容限输入

固定的低，第一字延迟

零延迟重发

主复位清除整个FIFO

部分复位清除数据，但保留

可编程设置

空，满和半满标志信号FIFO

状态

可编程几乎空

几乎满标志;每个标志可默认

一八预选偏移

可选的同步/异步

计时模式几乎与空

几乎满标志

程序可编程标志由任

串行或并行方式

选择标准时间（使用EF和FF

标志）或第一字落空（ FWFT ）

时序（使用OR和IR旗）

输出使能提出数据输出的

高阻抗状态

在深度和宽度易于扩展

独立的读写时钟许可证

阅读和写作同时

高性能亚微米CMOS

技术

可提供128引脚薄型四方扁平封装

（ TQFP ）

描述

该SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680和SN74V3690格外

深，高速的CMOS ，先入先出（FIFO ）存储器，具有时钟读写控制和柔性

总线匹配

×36/×18/×9

数据流。这些FIFO提供几个关键用户的好处：

灵活的

×36/×18/×9

在读取和写入端口总线匹配

通过重新传送操作所需的时间是固定的，短。

第一字数据等待时间期间，从时间的第一个字被写入到一个空的FIFO的时间就可以

被读取，是固定的，短。

高密度产品高达1兆比特

总线匹配同步FIFO是特别适合于网络，视频信号处理，

通信，数据通信，并且需要缓冲大量数据的其他应用

搭配大小不等的公交车。

每个FIFO具有一个数据输入端口（DN）和一个数据输出端口（尺寸Qn ），这两者都可以假设36位， 18位，或

9位的宽度，如由外部控制管脚“输入宽度（IW）的状态确定，输出宽度（ OW ），和总线

在主复位周期匹配（ BM ）。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

2003年，德州仪器

邮政信箱655303

达拉斯，德克萨斯州75265

SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680 ， SN74V3690

1024

36, 2048

36, 4096

36, 8192

36, 16384

36, 32768

3.3 V的CMOS先入先出MEMORIES

SCAS668A - 2001年11月 - 修订2003年3月

PEU包装

（ TOP VIEW ）

WCLK

PRS

太太

FWFT / SI

FF / IR

V CC

PAF

GND

FSEL0

GND

FSEL1

V CC

PAE

PFM

EF /或

GND

RCLK

任

文

SEN

DNC

D35

D34

D33

D32

D31

D30

GND

D29

D28

D27

D26

D25

D24

D23

GND

D22

D21

D20

D19

D18

GND

D17

D16

D15

D14

D13

D12

GND

D11

128

127

126

125

124

123

122

121

120

119

118

117

116

115

114

113

112

111

110

109

108

107

106

105

104

103

102

101

100

Q35

Q34

Q33

Q32

GND

Q31

Q30

Q29

Q28

Q27

Q26

Q25

Q24

GND

Q23

Q22

Q21

Q20

Q19

Q18

GND

Q17

Q16

Q15

Q14

Q13

Q12

GND

Q11

Q10

D10

GND

V CC

GND

V CC

DNC = DO NOT CONNECT

描述（续）

输入端口是由写时钟（ WCLK ）控制和写使能（ WEN）的投入。数据被写入到FIFO中

在WCLK的上升沿时，文中断言。输出端口被读时钟（ RCLK ）和控制

读使能（ REN）的投入。数据从FIFO中读取RCLK的上升沿时，任志强是断言。

输出使能（OE）输入被提供给输出端的三态控制。

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达拉斯，德克萨斯州75265

SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680 ， SN74V3690

1024

36, 2048

36, 4096

36, 8192

36, 16384

36, 32768

3.3 V的CMOS先入先出MEMORIES

SCAS668A - 2001年11月 - 修订2003年3月

功能框图

D0 -DN （ × 36 ，

×18,

×9)

SEN

125

WCLK

文

128

写控制

逻辑

输入

OFFSET

写

指针

RAM阵列

1024

36, 2048

36,

4096

36, 8192

36,

16384

36, 32768

旗

逻辑

123

121

108

110

117

124

109

118

115

FF / IR

PAF

EF /或

PAE

FWFT / SI

PFM

FSEL0

FSEL1

太太

PRS

114

113

112

119

126

127

控制

逻辑

读

指针

公共汽车

CON组fi guration

产量

读控制

逻辑

103

107

RESET

逻辑

102

Q0 -尺寸Qn （ × 36 ，

×18,

×9)

105

RCLK

104

任

描述（续）

的RCLK和WCLK信号的频率可变化从0到f

最大

，完全独立。那里

上的一个时钟输入相对于其他的频率没有限制。

有两种操作可能的定时模式与这些设备：第一字下通（ FWFT ）模式和

标准模式。

在FWFT模式中，写入到一个空的FIFO的第一个字是直接时钟至数据输出线3后

在RCLK信号的转换。任不需要被断言为访问的第一个字。然而，随后的

写入FIFO的话就需要一个低的任访问。在FWFT / SI输入的主过程中的状态

复位确定定时模式。

对于需要更多的数据存储容量比单个FIFO的应用程序可以提供的FWFT定时模式

允许深度扩展通过链接串联的FIFO （例如，一FIFO的数据输出端连接到所述

的下一个相应的数据输入）。无需外部逻辑是必要的。

在标准模式中，写入到一个空的FIFO的第一个字上不显示的数据输出线，除非

执行特定的读操作。读操作，其中包括激活REN ，使上升

RCLK边缘，并搬移从内部存储器中的字的数据输出线。

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SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680 ， SN74V3690

1024

36, 2048

36, 4096

36, 8192

36, 16384

36, 32768

3.3 V的CMOS先入先出MEMORIES

SCAS668A - 2001年11月 - 修订2003年3月

部分复位（ PRS ）

MASTER RESET （ MRS）

写时钟（ WCLK ）

写使能（ WEN ）

LOAD （ LD ）

(×36,

×18, ×9)

在数据（D0 -DN ）

串行ENABLE （ SEN ）

第一个字落空或串行输入

（ FWFT / SI ）

全旗或输入就绪（ FF / IR ）

可编程几乎满标志（ PAF ）

SN74V3640

SN74V3650

SN74V3660

SN74V3670

SN74V3680

SN74V3690

读时钟（ RCLK ）

读使能（ REN）

输出使能（ OE ）

(×36,

×18, ×9)

数据输出（ Q0 -尺寸Qn ）

转发（ RT ）

空标志或输出就绪（ EF / OR）

可编程几乎空标志（ PAE ）

半满标志（ HF ）

大端/小端（ BE ）

穿插/

Noninterspersed奇偶校验（ IP ）

输入宽度（ IW ）

公共汽车

匹配

（ BM ）

输出宽度（ OW ）

图1.单设备配置信号流

描述（续）

这些FIFO有五个标志引脚：空标志或输出就绪（ EF / OR），满标志或输入就绪（ FF / IR ），半满

标志（ HF ），可编程几乎空标志（ PAE ）和可编程几乎满标志（ PAF ）。在EF和FF

功能是在标准模式中选择。红外和OR功能在FWFT模式中选择。 HF ， PAE和

血小板活化因子始终可供使用，不管定时模式。

PAE和PAF可独立地编程为在存储器中的任何点进行切换。可编程偏移

确定标志切换阈值，并且可以通过并行或串行方式被加载。八默认偏移

设置也被提供，使得PAE可以被设置为在的位置的预定数量从空开关

边界。 PAF的阈值也可以设定为从全边界相似的预定义值。默认

偏移值在主复位由FSEL0 ， FSEL1 ，和LD的状态设置。

对于串口编程， SEN ，与LD一起加载通过串行输入（ SI ）的每个上升沿偏移寄存器

WCLK的边缘。对于并行编程，温，有LD一起，装入偏移寄存器通过DN每个

上升WCLK的边缘。任，与LD一起，可以用来读取尺寸Qn平行的偏移量上的每个上升沿

RCLK ，不管串行并行偏移负载是否已经被选择。

在主复位（MRS），读出和写入指针设置为FIFO的第一个位置。在FWFT销

选择标准模式或FWFT模式。

部分复位（PRS）还设置了读和写指针的存储器的第一个位置。然而，定时

模式，可编程标志编程方法，以及默认的或现有的程序之前设置的偏移

部分复位保持不变。该标志根据生效的定时模式和偏移量更新。 PRS

对于中期操作重置设备有用，重新编程的可编程标志时，将

不可取的。

此外，对PAE和PAF输出的时序模式可供选择。计时模式可以设定为任意

异步或同步的PAE和PAF 。

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达拉斯，德克萨斯州75265

SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680 ， SN74V3690

1024

36, 2048

36, 4096

36, 8192

36, 16384

36, 32768

3.3 V的CMOS先入先出MEMORIES

SCAS668A - 2001年11月 - 修订2003年3月

描述（续）

如果选择了异步PAE / PAF配置， PAE为低电平上的低到高的转变

RCLK 。 PAE被重置为在高WCLK低到高的转变。同样， PAF为低电平的

低到高WCLK的过渡， PAF被重置为在高RCLK低到高的转变。

如果选择了同步的PAE / PAF的配置中， PAE被确认和更新的上升沿

RCLK仅供参考，不WCLK 。类似地， PAF被确认和更新在WCLK的上升沿只，并且不

RCLK 。所需的模式主由可编程旗模式（ PFM ）的状态复位期间配置。

重发功能允许将数据从FIFO重读一次以上。对重发低（ RT ）

一个上升RCLK边缘中输入由读指针设置到第一位置发起重传操作

存储器阵列的。零延迟重发定时模式，可以使用重发定时模式选择

（ RM ）。在主复位，对RM低选择零延迟重发。在主复位对RM高

选择正常的延迟。

如果选择零延迟重发操作时，第一个数据字必须重发被放置在输出

寄存器，对于相同的RCLK边缘发起重传，如果室温低。

请参阅图11和12为正常延迟重发定时。参见图13和图14的零延迟重发

时序。

该设备可以具有不同的输入和输出总线带宽（见表1 ）进行配置。

表1.总线匹配的配置模式

WRITE -PORT

宽度

×36

×18

×9

READ- PORT

宽度

×36

×18

×9

×36

在主复位逻辑电平

提供大端/小端数据字格式。当数据被写入到FIFO中，此功能是有用

在长字（ ×36 / ×18 ）格式和从FIFO读出的小型字（ ×18 / ×9 ）格式。如果大端模式

选择时，最显著字节（MSB）的长字写入FIFO的（字）被从FIFO读出的

首先，随后最少的显著字节（LSB）。如果小端格式被选中，长字的LSB

写入FIFO中读出第一个，随后的MSB。希望的模式是在主复位配置

由大端/小端（ BE ）引脚的状态（参见图4为总线匹配字节排列）。

穿插/ noninterspersed奇偶校验（ IP ）位功能允许用户选择在字加载的奇偶校验位

到并行端口（D0 -DN ）编程的标志偏移时。如果选择了穿插奇偶校验模式下，所述

先进先出假定奇偶校验位的并行过程中坐落在比特位置D8 ， D17 ， D26 ，和D35

标志偏移编程。如果选择noninterspersed平价模式， D8 ， D17 ， D26和假设

为有效比特， D32， D33 ， D34 ，和D35被忽略。穿插平价模式主在选择

由IP输入的状态复位。仅在并行编程穿插平价控制有效果

偏移寄存器。它不影响写入和从FIFO中读出的数据。

该SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680和SN74V3690使用制造

高速亚微米CMOS技术，并且其特征在于对于操作从0℃至70℃。

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达拉斯，德克萨斯州75265

SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680 ， SN74V3690

1024

36, 2048

36, 4096

36, 8192

36, 16384

36, 32768

3.3 V的CMOS先入先出MEMORIES

SCAS668A - 2001年11月 - 修订2003年3月

记忆组织的选择

- SN74V3640 - 1024

36位

- SN74V3650 - 2048

36位

- SN74V3660 - 4096

36位

- SN74V3670 - 8192

36位

- SN74V3680 - 16384

36位

- SN74V3690 - 32768

36位

166 - MHz的操作（ 6 - NS读/写周期

时间）

用户可选的输入和输出端口总线

浆纱

–

×36

中

×36

OUT

–

×36

中

×18

OUT

–

×36

中

×9

OUT

–

×18

中

×36

OUT

–

×9

中

×36

OUT

大端/小端用户可选

字节表示

5 V容限输入

固定的低，第一字延迟

零延迟重发

主复位清除整个FIFO

部分复位清除数据，但保留

可编程设置

空，满和半满标志信号FIFO

状态

可编程几乎空

几乎满标志;每个标志可默认

一八预选偏移

可选的同步/异步

计时模式几乎与空

几乎满标志

程序可编程标志由任

串行或并行方式

选择标准时间（使用EF和FF

标志）或第一字落空（ FWFT ）

时序（使用OR和IR旗）

输出使能提出数据输出的

高阻抗状态

在深度和宽度易于扩展

独立的读写时钟许可证

阅读和写作同时

高性能亚微米CMOS

技术

可提供128引脚薄型四方扁平封装

（ TQFP ）

描述

该SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680和SN74V3690格外

深，高速的CMOS ，先入先出（FIFO ）存储器，具有时钟读写控制和柔性

总线匹配

×36/×18/×9

数据流。这些FIFO提供几个关键用户的好处：

灵活的

×36/×18/×9

在读取和写入端口总线匹配

通过重新传送操作所需的时间是固定的，短。

第一字数据等待时间期间，从时间的第一个字被写入到一个空的FIFO的时间就可以

被读取，是固定的，短。

高密度产品高达1兆比特

总线匹配同步FIFO是特别适合于网络，视频信号处理，

通信，数据通信，并且需要缓冲大量数据的其他应用

搭配大小不等的公交车。

每个FIFO具有一个数据输入端口（DN）和一个数据输出端口（尺寸Qn ），这两者都可以假设36位， 18位，或

9位的宽度，如由外部控制管脚“输入宽度（IW）的状态确定，输出宽度（ OW ），和总线

在主复位周期匹配（ BM ）。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

2003年，德州仪器

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SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680 ， SN74V3690

1024

36, 2048

36, 4096

36, 8192

36, 16384

36, 32768

3.3 V的CMOS先入先出MEMORIES

SCAS668A - 2001年11月 - 修订2003年3月

PEU包装

（ TOP VIEW ）

WCLK

PRS

太太

FWFT / SI

FF / IR

V CC

PAF

GND

FSEL0

GND

FSEL1

V CC

PAE

PFM

EF /或

GND

RCLK

任

文

SEN

DNC

D35

D34

D33

D32

D31

D30

GND

D29

D28

D27

D26

D25

D24

D23

GND

D22

D21

D20

D19

D18

GND

D17

D16

D15

D14

D13

D12

GND

D11

128

127

126

125

124

123

122

121

120

119

118

117

116

115

114

113

112

111

110

109

108

107

106

105

104

103

102

101

100

Q35

Q34

Q33

Q32

GND

Q31

Q30

Q29

Q28

Q27

Q26

Q25

Q24

GND

Q23

Q22

Q21

Q20

Q19

Q18

GND

Q17

Q16

Q15

Q14

Q13

Q12

GND

Q11

Q10

D10

GND

V CC

GND

V CC

DNC = DO NOT CONNECT

描述（续）

输入端口是由写时钟（ WCLK ）控制和写使能（ WEN）的投入。数据被写入到FIFO中

在WCLK的上升沿时，文中断言。输出端口被读时钟（ RCLK ）和控制

读使能（ REN）的投入。数据从FIFO中读取RCLK的上升沿时，任志强是断言。

输出使能（OE）输入被提供给输出端的三态控制。

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SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680 ， SN74V3690

1024

36, 2048

36, 4096

36, 8192

36, 16384

36, 32768

3.3 V的CMOS先入先出MEMORIES

SCAS668A - 2001年11月 - 修订2003年3月

功能框图

D0 -DN （ × 36 ，

×18,

×9)

SEN

125

WCLK

文

128

写控制

逻辑

输入

OFFSET

写

指针

RAM阵列

1024

36, 2048

36,

4096

36, 8192

36,

16384

36, 32768

旗

逻辑

123

121

108

110

117

124

109

118

115

FF / IR

PAF

EF /或

PAE

FWFT / SI

PFM

FSEL0

FSEL1

太太

PRS

114

113

112

119

126

127

控制

逻辑

读

指针

公共汽车

CON组fi guration

产量

读控制

逻辑

103

107

RESET

逻辑

102

Q0 -尺寸Qn （ × 36 ，

×18,

×9)

105

RCLK

104

任

描述（续）

的RCLK和WCLK信号的频率可变化从0到f

最大

，完全独立。那里

上的一个时钟输入相对于其他的频率没有限制。

有两种操作可能的定时模式与这些设备：第一字下通（ FWFT ）模式和

标准模式。

在FWFT模式中，写入到一个空的FIFO的第一个字是直接时钟至数据输出线3后

在RCLK信号的转换。任不需要被断言为访问的第一个字。然而，随后的

写入FIFO的话就需要一个低的任访问。在FWFT / SI输入的主过程中的状态

复位确定定时模式。

对于需要更多的数据存储容量比单个FIFO的应用程序可以提供的FWFT定时模式

允许深度扩展通过链接串联的FIFO （例如，一FIFO的数据输出端连接到所述

的下一个相应的数据输入）。无需外部逻辑是必要的。

在标准模式中，写入到一个空的FIFO的第一个字上不显示的数据输出线，除非

执行特定的读操作。读操作，其中包括激活REN ，使上升

RCLK边缘，并搬移从内部存储器中的字的数据输出线。

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SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680 ， SN74V3690

1024

36, 2048

36, 4096

36, 8192

36, 16384

36, 32768

3.3 V的CMOS先入先出MEMORIES

SCAS668A - 2001年11月 - 修订2003年3月

部分复位（ PRS ）

MASTER RESET （ MRS）

写时钟（ WCLK ）

写使能（ WEN ）

LOAD （ LD ）

(×36,

×18, ×9)

在数据（D0 -DN ）

串行ENABLE （ SEN ）

第一个字落空或串行输入

（ FWFT / SI ）

全旗或输入就绪（ FF / IR ）

可编程几乎满标志（ PAF ）

SN74V3640

SN74V3650

SN74V3660

SN74V3670

SN74V3680

SN74V3690

读时钟（ RCLK ）

读使能（ REN）

输出使能（ OE ）

(×36,

×18, ×9)

数据输出（ Q0 -尺寸Qn ）

转发（ RT ）

空标志或输出就绪（ EF / OR）

可编程几乎空标志（ PAE ）

半满标志（ HF ）

大端/小端（ BE ）

穿插/

Noninterspersed奇偶校验（ IP ）

输入宽度（ IW ）

公共汽车

匹配

（ BM ）

输出宽度（ OW ）

图1.单设备配置信号流

描述（续）

这些FIFO有五个标志引脚：空标志或输出就绪（ EF / OR），满标志或输入就绪（ FF / IR ），半满

标志（ HF ），可编程几乎空标志（ PAE ）和可编程几乎满标志（ PAF ）。在EF和FF

功能是在标准模式中选择。红外和OR功能在FWFT模式中选择。 HF ， PAE和

血小板活化因子始终可供使用，不管定时模式。

PAE和PAF可独立地编程为在存储器中的任何点进行切换。可编程偏移

确定标志切换阈值，并且可以通过并行或串行方式被加载。八默认偏移

设置也被提供，使得PAE可以被设置为在的位置的预定数量从空开关

边界。 PAF的阈值也可以设定为从全边界相似的预定义值。默认

偏移值在主复位由FSEL0 ， FSEL1 ，和LD的状态设置。

对于串口编程， SEN ，与LD一起加载通过串行输入（ SI ）的每个上升沿偏移寄存器

WCLK的边缘。对于并行编程，温，有LD一起，装入偏移寄存器通过DN每个

上升WCLK的边缘。任，与LD一起，可以用来读取尺寸Qn平行的偏移量上的每个上升沿

RCLK ，不管串行并行偏移负载是否已经被选择。

在主复位（MRS），读出和写入指针设置为FIFO的第一个位置。在FWFT销

选择标准模式或FWFT模式。

部分复位（PRS）还设置了读和写指针的存储器的第一个位置。然而，定时

模式，可编程标志编程方法，以及默认的或现有的程序之前设置的偏移

部分复位保持不变。该标志根据生效的定时模式和偏移量更新。 PRS

对于中期操作重置设备有用，重新编程的可编程标志时，将

不可取的。

此外，对PAE和PAF输出的时序模式可供选择。计时模式可以设定为任意

异步或同步的PAE和PAF 。

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达拉斯，德克萨斯州75265

SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680 ， SN74V3690

1024

36, 2048

36, 4096

36, 8192

36, 16384

36, 32768

3.3 V的CMOS先入先出MEMORIES

SCAS668A - 2001年11月 - 修订2003年3月

描述（续）

如果选择了异步PAE / PAF配置， PAE为低电平上的低到高的转变

RCLK 。 PAE被重置为在高WCLK低到高的转变。同样， PAF为低电平的

低到高WCLK的过渡， PAF被重置为在高RCLK低到高的转变。

如果选择了同步的PAE / PAF的配置中， PAE被确认和更新的上升沿

RCLK仅供参考，不WCLK 。类似地， PAF被确认和更新在WCLK的上升沿只，并且不

RCLK 。所需的模式主由可编程旗模式（ PFM ）的状态复位期间配置。

重发功能允许将数据从FIFO重读一次以上。对重发低（ RT ）

一个上升RCLK边缘中输入由读指针设置到第一位置发起重传操作

存储器阵列的。零延迟重发定时模式，可以使用重发定时模式选择

（ RM ）。在主复位，对RM低选择零延迟重发。在主复位对RM高

选择正常的延迟。

如果选择零延迟重发操作时，第一个数据字必须重发被放置在输出

寄存器，对于相同的RCLK边缘发起重传，如果室温低。

请参阅图11和12为正常延迟重发定时。参见图13和图14的零延迟重发

时序。

该设备可以具有不同的输入和输出总线带宽（见表1 ）进行配置。

表1.总线匹配的配置模式

WRITE -PORT

宽度

×36

×18

×9

READ- PORT

宽度

×36

×18

×9

×36

在主复位逻辑电平

提供大端/小端数据字格式。当数据被写入到FIFO中，此功能是有用

在长字（ ×36 / ×18 ）格式和从FIFO读出的小型字（ ×18 / ×9 ）格式。如果大端模式

选择时，最显著字节（MSB）的长字写入FIFO的（字）被从FIFO读出的

首先，随后最少的显著字节（LSB）。如果小端格式被选中，长字的LSB

写入FIFO中读出第一个，随后的MSB。希望的模式是在主复位配置

由大端/小端（ BE ）引脚的状态（参见图4为总线匹配字节排列）。

穿插/ noninterspersed奇偶校验（ IP ）位功能允许用户选择在字加载的奇偶校验位

到并行端口（D0 -DN ）编程的标志偏移时。如果选择了穿插奇偶校验模式下，所述

先进先出假定奇偶校验位的并行过程中坐落在比特位置D8 ， D17 ， D26 ，和D35

标志偏移编程。如果选择noninterspersed平价模式， D8 ， D17 ， D26和假设

为有效比特， D32， D33 ， D34 ，和D35被忽略。穿插平价模式主在选择

由IP输入的状态复位。仅在并行编程穿插平价控制有效果

偏移寄存器。它不影响写入和从FIFO中读出的数据。

该SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680和SN74V3690使用制造

高速亚微米CMOS技术，并且其特征在于对于操作从0℃至70℃。

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SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680 ， SN74V3690

1024

36, 2048

36, 4096

36, 8192

36, 16384

36, 32768

3.3 V的CMOS先入先出MEMORIES

SCAS668A - 2001年11月 - 修订2003年3月

记忆组织的选择

- SN74V3640 - 1024

36位

- SN74V3650 - 2048

36位

- SN74V3660 - 4096

36位

- SN74V3670 - 8192

36位

- SN74V3680 - 16384

36位

- SN74V3690 - 32768

36位

166 - MHz的操作（ 6 - NS读/写周期

时间）

用户可选的输入和输出端口总线

浆纱

–

×36

中

×36

OUT

–

×36

中

×18

OUT

–

×36

中

×9

OUT

–

×18

中

×36

OUT

–

×9

中

×36

OUT

大端/小端用户可选

字节表示

5 V容限输入

固定的低，第一字延迟

零延迟重发

主复位清除整个FIFO

部分复位清除数据，但保留

可编程设置

空，满和半满标志信号FIFO

状态

可编程几乎空

几乎满标志;每个标志可默认

一八预选偏移

可选的同步/异步

计时模式几乎与空

几乎满标志

程序可编程标志由任

串行或并行方式

选择标准时间（使用EF和FF

标志）或第一字落空（ FWFT ）

时序（使用OR和IR旗）

输出使能提出数据输出的

高阻抗状态

在深度和宽度易于扩展

独立的读写时钟许可证

阅读和写作同时

高性能亚微米CMOS

技术

可提供128引脚薄型四方扁平封装

（ TQFP ）

描述

该SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680和SN74V3690格外

深，高速的CMOS ，先入先出（FIFO ）存储器，具有时钟读写控制和柔性

总线匹配

×36/×18/×9

数据流。这些FIFO提供几个关键用户的好处：

灵活的

×36/×18/×9

在读取和写入端口总线匹配

通过重新传送操作所需的时间是固定的，短。

第一字数据等待时间期间，从时间的第一个字被写入到一个空的FIFO的时间就可以

被读取，是固定的，短。

高密度产品高达1兆比特

总线匹配同步FIFO是特别适合于网络，视频信号处理，

通信，数据通信，并且需要缓冲大量数据的其他应用

搭配大小不等的公交车。

每个FIFO具有一个数据输入端口（DN）和一个数据输出端口（尺寸Qn ），这两者都可以假设36位， 18位，或

9位的宽度，如由外部控制管脚“输入宽度（IW）的状态确定，输出宽度（ OW ），和总线

在主复位周期匹配（ BM ）。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

2003年，德州仪器

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SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680 ， SN74V3690

1024

36, 2048

36, 4096

36, 8192

36, 16384

36, 32768

3.3 V的CMOS先入先出MEMORIES

SCAS668A - 2001年11月 - 修订2003年3月

PEU包装

（ TOP VIEW ）

WCLK

PRS

太太

FWFT / SI

FF / IR

V CC

PAF

GND

FSEL0

GND

FSEL1

V CC

PAE

PFM

EF /或

GND

RCLK

任

文

SEN

DNC

D35

D34

D33

D32

D31

D30

GND

D29

D28

D27

D26

D25

D24

D23

GND

D22

D21

D20

D19

D18

GND

D17

D16

D15

D14

D13

D12

GND

D11

128

127

126

125

124

123

122

121

120

119

118

117

116

115

114

113

112

111

110

109

108

107

106

105

104

103

102

101

100

Q35

Q34

Q33

Q32

GND

Q31

Q30

Q29

Q28

Q27

Q26

Q25

Q24

GND

Q23

Q22

Q21

Q20

Q19

Q18

GND

Q17

Q16

Q15

Q14

Q13

Q12

GND

Q11

Q10

D10

GND

V CC

GND

V CC

DNC = DO NOT CONNECT

描述（续）

输入端口是由写时钟（ WCLK ）控制和写使能（ WEN）的投入。数据被写入到FIFO中

在WCLK的上升沿时，文中断言。输出端口被读时钟（ RCLK ）和控制

读使能（ REN）的投入。数据从FIFO中读取RCLK的上升沿时，任志强是断言。

输出使能（OE）输入被提供给输出端的三态控制。

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SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680 ， SN74V3690

1024

36, 2048

36, 4096

36, 8192

36, 16384

36, 32768

3.3 V的CMOS先入先出MEMORIES

SCAS668A - 2001年11月 - 修订2003年3月

功能框图

D0 -DN （ × 36 ，

×18,

×9)

SEN

125

WCLK

文

128

写控制

逻辑

输入

OFFSET

写

指针

RAM阵列

1024

36, 2048

36,

4096

36, 8192

36,

16384

36, 32768

旗

逻辑

123

121

108

110

117

124

109

118

115

FF / IR

PAF

EF /或

PAE

FWFT / SI

PFM

FSEL0

FSEL1

太太

PRS

114

113

112

119

126

127

控制

逻辑

读

指针

公共汽车

CON组fi guration

产量

读控制

逻辑

103

107

RESET

逻辑

102

Q0 -尺寸Qn （ × 36 ，

×18,

×9)

105

RCLK

104

任

描述（续）

的RCLK和WCLK信号的频率可变化从0到f

最大

，完全独立。那里

上的一个时钟输入相对于其他的频率没有限制。

有两种操作可能的定时模式与这些设备：第一字下通（ FWFT ）模式和

标准模式。

在FWFT模式中，写入到一个空的FIFO的第一个字是直接时钟至数据输出线3后

在RCLK信号的转换。任不需要被断言为访问的第一个字。然而，随后的

写入FIFO的话就需要一个低的任访问。在FWFT / SI输入的主过程中的状态

复位确定定时模式。

对于需要更多的数据存储容量比单个FIFO的应用程序可以提供的FWFT定时模式

允许深度扩展通过链接串联的FIFO （例如，一FIFO的数据输出端连接到所述

的下一个相应的数据输入）。无需外部逻辑是必要的。

在标准模式中，写入到一个空的FIFO的第一个字上不显示的数据输出线，除非

执行特定的读操作。读操作，其中包括激活REN ，使上升

RCLK边缘，并搬移从内部存储器中的字的数据输出线。

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1024

36, 2048

36, 4096

36, 8192

36, 16384

36, 32768

3.3 V的CMOS先入先出MEMORIES

SCAS668A - 2001年11月 - 修订2003年3月

部分复位（ PRS ）

MASTER RESET （ MRS）

写时钟（ WCLK ）

写使能（ WEN ）

LOAD （ LD ）

(×36,

×18, ×9)

在数据（D0 -DN ）

串行ENABLE （ SEN ）

第一个字落空或串行输入

（ FWFT / SI ）

全旗或输入就绪（ FF / IR ）

可编程几乎满标志（ PAF ）

SN74V3640

SN74V3650

SN74V3660

SN74V3670

SN74V3680

SN74V3690

读时钟（ RCLK ）

读使能（ REN）

输出使能（ OE ）

(×36,

×18, ×9)

数据输出（ Q0 -尺寸Qn ）

转发（ RT ）

空标志或输出就绪（ EF / OR）

可编程几乎空标志（ PAE ）

半满标志（ HF ）

大端/小端（ BE ）

穿插/

Noninterspersed奇偶校验（ IP ）

输入宽度（ IW ）

公共汽车

匹配

（ BM ）

输出宽度（ OW ）

图1.单设备配置信号流

描述（续）

这些FIFO有五个标志引脚：空标志或输出就绪（ EF / OR），满标志或输入就绪（ FF / IR ），半满

标志（ HF ），可编程几乎空标志（ PAE ）和可编程几乎满标志（ PAF ）。在EF和FF

功能是在标准模式中选择。红外和OR功能在FWFT模式中选择。 HF ， PAE和

血小板活化因子始终可供使用，不管定时模式。

PAE和PAF可独立地编程为在存储器中的任何点进行切换。可编程偏移

确定标志切换阈值，并且可以通过并行或串行方式被加载。八默认偏移

设置也被提供，使得PAE可以被设置为在的位置的预定数量从空开关

边界。 PAF的阈值也可以设定为从全边界相似的预定义值。默认

偏移值在主复位由FSEL0 ， FSEL1 ，和LD的状态设置。

对于串口编程， SEN ，与LD一起加载通过串行输入（ SI ）的每个上升沿偏移寄存器

WCLK的边缘。对于并行编程，温，有LD一起，装入偏移寄存器通过DN每个

上升WCLK的边缘。任，与LD一起，可以用来读取尺寸Qn平行的偏移量上的每个上升沿

RCLK ，不管串行并行偏移负载是否已经被选择。

在主复位（MRS），读出和写入指针设置为FIFO的第一个位置。在FWFT销

选择标准模式或FWFT模式。

部分复位（PRS）还设置了读和写指针的存储器的第一个位置。然而，定时

模式，可编程标志编程方法，以及默认的或现有的程序之前设置的偏移

部分复位保持不变。该标志根据生效的定时模式和偏移量更新。 PRS

对于中期操作重置设备有用，重新编程的可编程标志时，将

不可取的。

此外，对PAE和PAF输出的时序模式可供选择。计时模式可以设定为任意

异步或同步的PAE和PAF 。

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1024

36, 2048

36, 4096

36, 8192

36, 16384

36, 32768

3.3 V的CMOS先入先出MEMORIES

SCAS668A - 2001年11月 - 修订2003年3月

描述（续）

如果选择了异步PAE / PAF配置， PAE为低电平上的低到高的转变

RCLK 。 PAE被重置为在高WCLK低到高的转变。同样， PAF为低电平的

低到高WCLK的过渡， PAF被重置为在高RCLK低到高的转变。

如果选择了同步的PAE / PAF的配置中， PAE被确认和更新的上升沿

RCLK仅供参考，不WCLK 。类似地， PAF被确认和更新在WCLK的上升沿只，并且不

RCLK 。所需的模式主由可编程旗模式（ PFM ）的状态复位期间配置。

重发功能允许将数据从FIFO重读一次以上。对重发低（ RT ）

一个上升RCLK边缘中输入由读指针设置到第一位置发起重传操作

存储器阵列的。零延迟重发定时模式，可以使用重发定时模式选择

（ RM ）。在主复位，对RM低选择零延迟重发。在主复位对RM高

选择正常的延迟。

如果选择零延迟重发操作时，第一个数据字必须重发被放置在输出

寄存器，对于相同的RCLK边缘发起重传，如果室温低。

请参阅图11和12为正常延迟重发定时。参见图13和图14的零延迟重发

时序。

该设备可以具有不同的输入和输出总线带宽（见表1 ）进行配置。

表1.总线匹配的配置模式

WRITE -PORT

宽度

×36

×18

×9

READ- PORT

宽度

×36

×18

×9

×36

在主复位逻辑电平

提供大端/小端数据字格式。当数据被写入到FIFO中，此功能是有用

在长字（ ×36 / ×18 ）格式和从FIFO读出的小型字（ ×18 / ×9 ）格式。如果大端模式

选择时，最显著字节（MSB）的长字写入FIFO的（字）被从FIFO读出的

首先，随后最少的显著字节（LSB）。如果小端格式被选中，长字的LSB

写入FIFO中读出第一个，随后的MSB。希望的模式是在主复位配置

由大端/小端（ BE ）引脚的状态（参见图4为总线匹配字节排列）。

穿插/ noninterspersed奇偶校验（ IP ）位功能允许用户选择在字加载的奇偶校验位

到并行端口（D0 -DN ）编程的标志偏移时。如果选择了穿插奇偶校验模式下，所述

先进先出假定奇偶校验位的并行过程中坐落在比特位置D8 ， D17 ， D26 ，和D35

标志偏移编程。如果选择noninterspersed平价模式， D8 ， D17 ， D26和假设

为有效比特， D32， D33 ， D34 ，和D35被忽略。穿插平价模式主在选择

由IP输入的状态复位。仅在并行编程穿插平价控制有效果

偏移寄存器。它不影响写入和从FIFO中读出的数据。

该SN74V3640 ， SN74V3650 ， SN74V3660 ， SN74V3670 ， SN74V3680和SN74V3690使用制造

高速亚微米CMOS技术，并且其特征在于对于操作从0℃至70℃。

邮政信箱655303

达拉斯，德克萨斯州75265