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SN74LS165
8位并行至串行
移位寄存器
该SN74LS165是一个8位的并行负载或串行输入寄存器用
可从最终级的互补输出。平行输入查询
发生时异步并行加载( PL )输入为低电平。
使用PL HIGH时,串行移位发生在时钟的上升沿;
通过串行数据( DS ),输入新的数据进入。二输入或时钟
可用于组合两个独立的时钟源,或一个输入
可以充当一个低电平有效的时钟使能。
保证工作范围
符号
V
CC
T
A
I
OH
I
OL
参数
电源电压
工作环境
温度范围
输出电流 - 高
输出电流 - 低
4.75
0
典型值
5.0
25
最大
5.25
70
– 0.4
8.0
单位
V
°C
mA
mA
16
1
http://onsemi.com
动力
肖特基
塑料
SUF科幻X
CASE 648
16
1
SOIC
后缀
CASE 751B
订购信息
设备
SN74LS165N
SN74LS165D
16引脚DIP
16针
航运
2000单位/箱
2500 /磁带&卷轴
半导体元件工业有限责任公司1999年
1
1999年12月 - 修订版6
出版订单号:
SN74LS165/D
SN74LS165
连接图DIP
( TOP VIEW )
V
CC
16
CP
2
15
P
3
14
P
2
13
P
1
12
P
0
11
DS
10
Q
7
9
注意:
该Flatpak版本具有相同的
引脚(连接图)为
双列直插式封装。
1
PL
2
CP
1
3
P
4
4
P
5
5
P
6
6
P
7
7
Q
7
8
GND
加载中
(注一)
引脚名称
CP
1
, CP
2
DS
PL
P
0
– P
7
Q
7
Q
7
时钟(低到高的边沿)输入
串行数据输入
异步并行加载(低电平有效)输入
并行数据输入
从去年国家串行输出
互补输出
0.5 U.L.
0.5 U.L.
1.5 U.L.
0.5 U.L.
10 U.L.
10 U.L.
0.25 U.L.
0.25 U.L.
0.75 U.L.
0.25 U.L.
5 U.L.
5 U.L.
注意事项:
一) 1 TTL单位负载( U.L. ) = 40
m
一个HIGH / 1.6 mA低。
逻辑符号
1 11 12 13 14 3 4 5 6
PL P
0
P
1
P
2
P
3
P
4
P
5
P
6
P
7
D
S
Q
7
CP
Q
7
10
2
15
9
7
V
CC
= 16 PIN
GND = 8 PIN
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2
SN74LS165
逻辑图
11
12
13
14
3
4
5
6
P
0
P
1
P
2
P
3
P
4
P
5
P
6
P
7
10
D
S
2
CP
1
15
CP
2
1
PL
预设
Q
0
S
CP
R C
L
Q
0
预设
Q
1
S
CP
R C
L
Q
1
预设
S Q
2
CP
R C
L
Q
2
预设
S Q
3
CP
R C
L
Q
3
预设
Q
4
S
CP
R C
L
Q
4
预设
S Q
5
CP
R C
L
Q
5
预设
S Q
6
CP
R C
L
Q
6
预设
Q
7
S
CP
R C
L
Q
7
9
7
V
CC
= 16 PIN
GND = 8 PIN
= PIN号码
功能说明
该SN74LS165包含八个时钟的主/从RS
触发器连接成一个移位寄存器,带有辅助门
为压倒一切的异步并行输入。并行
数据进入时, PL信号为低电平。该并行数据可以
变化而PL为低时,提供的推荐
建立和保持时间观察。
对于时钟操作, PL必须为高电平。两个时钟
输入执行相同; 1可以用作一个时钟禁止
通过施加一个高信号。为了避免双时钟,
但是,禁止信号只应变为高电平,而
时钟为高。否则,上升禁止信号将导致
相同的反应作为时钟的上升沿。触发器是
边沿触发的串行操作。串行输入数据
可以在任何时间改变,仅提供所建议的
建立和保持时间被观察到的,相对于所述上升
在时钟的边缘。
真值表
CP
PL
1
L
H
H
H
H
X
L
H
2
X
Q
0
P
0
D
S
Q
0
D
S
Q
0
Q
1
P
1
Q
0
Q
1
Q
0
Q
1
Q
2
P
2
Q
1
Q
2
Q
1
Q
2
Q
3
P
3
Q
2
Q
3
Q
2
Q
3
Q
4
P
4
Q
3
Q
4
Q
3
Q
4
Q
5
P
5
Q
4
Q
5
Q
4
Q
5
Q
6
P
6
Q
5
Q
6
Q
5
Q
6
Q
7
P
7
Q
6
Q
7
Q
6
Q
7
并行输入
右移
没有变化
右移
没有变化
目录
响应
L
H
H =高电压等级
L =低电压等级
X =非物质
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3
SN74LS165
DC特性在整个工作温度范围
(除非另有规定编)
范围
符号
V
IH
V
IL
V
IK
V
OH
参数
输入高电压
输入低电压
输入钳位二极管电压
输出高电压
2.7
– 0.65
3.5
0.25
V
O
OL
输出低电压
0.35
输入高电流
其他投入
PL INPUT
其他投入
PL INPUT
I
IL
I
OS
I
CC
输入低电平电流
其他投入
PL INPUT
短路电流(注1 )
电源电流
– 20
0.5
20
60
0.1
0.3
– 0.4
– 1.2
– 100
36
V
A
I
OL
= 8.0毫安
0.4
2.0
0.8
– 1.5
典型值
最大
单位
V
V
V
V
V
测试条件
保证输入高电压
所有的输入
保证输入电压低的
所有的输入
V
CC
=最小,我
IN
= - 18毫安
V
CC
=最小,我
OH
=最大,V
IN
= V
IH
或V
IL
每真值表
I
OL
= 4.0毫安
V
CC
= V
CC
V
IN
= V
IL
或V
IH
每真值表
V
CC
=最大,V
IN
= 2.7 V
I
IH
mA
V
CC
=最大,V
IN
= 7.0 V
mA
mA
mA
V
CC
=最大,V
IN
= 0.4 V
V
CC
=最大
V
CC
=最大
注1:不超过一个输出应在同一时间被短路,也不会超过1秒。
AC特性
(T
A
= 25°C)
范围
符号
f
最大
t
PLH
t
PHL
t
PLH
t
PHL
t
PLH
t
PHL
t
PLH
t
PHL
参数
最大输入时钟频率
传播延迟
PL到输出
传播延迟
时钟到输出
传播延迟
P
7
以Q
7
传播延迟
P
7
以Q
7
25
典型值
35
22
22
27
28
14
21
21
16
35
35
40
40
25
30
30
25
最大
单位
兆赫
ns
ns
ns
ns
V
CC
= 5.0 V
C
L
= 15 pF的
F
测试条件
AC设置要求
(T
A
= 25°C)
范围
符号
t
W
t
W
t
s
t
s
t
s
t
h
t
REC
1
参数
CP时钟脉冲宽度
PL脉冲宽度
并行数据建立时间
串行数据建立时间
CP
1
到CP
2
建立时间
1
保持时间
恢复时间, PL为CP
25
15
10
20
30
0
45
典型值
最大
单位
ns
ns
ns
ns
ns
ns
ns
测试条件
V
CC
= 5.0 V
CP的角色
1
和CP
2
在应用程序中可以互换。
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4
SN74LS165
术语的定义:
建立时间(T
s
) - 被定义为最小的时间
所需要的正确的逻辑电平为存在于所述逻辑
之前从时钟跳变输入低到高
为了识别并传送到输出端。
HOLD时间(t
h
) - 被定义为最小的时间
以下从时钟转换低到高的
逻辑电平必须保持在所述输入端,以保证
持续的认可。负保持时间表示
正确的逻辑电平之前,可以在时钟释放
从低到高的和静止的过渡识别。
恢复时间(t
REC
) - 被定义为最小的时间
对PL脉冲的端部和所述时钟之间需要
为了识别从低到高的跳变和
传输的数据加载到Q输出端。
AC波形
CP
1
t
W
t
s
CP
2
1.3 V
t
PHL
Q
7
或Q
7
1.3 V
1/f
最大
t
W
t
PLH
1.3 V
1.3 V
Q
7
或Q
7
PL 1.3 V
t
PLH
1.3 V
1.3 V
1.3 V
t
PHL
1.3 V
图1 。
图2中。
P
n
t
秒(高)
PL或CP
1.3 V
t
h(H)
1.3 V
t
S( L)的
1.3 V
t
小时( L)的
1.3 V
PL
1.3 V
t
W
1.3 V
t
REC
1.3 V
CP
网络连接gure 3 。
图4中。
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SN74LS165
TI
21+
7600
SOP3.9
★★一级分销商,正品
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电话:010-62962871、62104931、 62106431、62104891、62104791
联系人:何小姐
地址:海淀区中关村大街32号和盛嘉业大厦10层1008室
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