SN74GTLPH32916
34位LVTTL至GTLP通用总线收发器
带有缓冲时钟输出
www.ti.com
SCES380A - 2002年1月 - 修订2005年6月
特点
德州仪器Widebus会员+
家庭
UBT 收发器结合了D类锁存器
和D型触发器操作中
透明锁存，时钟源，
时钟使能模式
TI- OPC电路限制呼入
不均衡负载背板
OEC 电路提高了信号完整性和
降低电磁干扰
GTLP之间的双向信号接口
水平和LVTTL逻辑电平
GTLP缓冲CLKAB信号（ CLKOUT）
LVTTL接口是5V容限
中等驱动GTLP输出（50 mA）的
LVTTL输出（ -24毫安/ 24 mA）的
GTLP上升和下降时间的设计
最佳的数据传输速率和信号
诚信分布式负载
I
关闭
，上电三态和BIAS V
CC
支持
直播插入
对A端口数据输入总线保持
分布式V
CC
和GND引脚最小化
高速开关噪声
闭锁性能超过100mA的每
JESD 78 ， II类
ESD保护超过JESD 22
- 2000 -V人体模型（ A114 -A ）
- 200 -V机型号（ A115 -A ）
- 1000 -V带电器件模型（ C101 ）
描述/订购信息
该SN74GTLPH32916是中等驱动器， 34位UBT收发器，提供LVTTL至GTLP和
GTLP至LVTTL信号电平转换。它允许透明，锁存，时钟和时钟使能模式
数据传输。此外，它提供了用于CLKAB的副本在GTLP信号的电平（CLKOUT ），并转换
GTLP时钟LVTTL逻辑电平（ CLKIN ） 。该装置提供卡操作之间的高速接口
在LVTTL逻辑电平与背板的GTLP信号电平操作。更快的高速（约3倍
比标准的TTL或LVTTL ）背板操作是GTLP的降低输出摆幅（ <1 V）的直接结果，
减少输入阈值电平，提高了差分输入， OEC电路和TI- OPC电路。提高GTLP
OEC和TI -OPC电路最小化总线稳定时间和已设计并使用几种测试
背板模型。介质驱动器允许入射光波的开关在重负载背板，
等效负载阻抗下降到19
.
GTLP是发射接收逻辑器件（ GTL ） JEDEC标准JESD 8-3的德州仪器衍生物。
该SN74GTLPH32916的交流规范仅给出在优选的更高的噪声容限GTLP ，但
用户使用该设备，在任一的GTL的灵活性（Ⅴ
TT
= 1.2 V和V
REF
= 0.8 V）或GTLP （V
TT
= 1.5 V和
V
REF
= 1 V）的信号电平。
正常情况下，而B端口操作在GTLP信号电平。在A口和控制输入操作的LVTTL逻辑电平，
但5 -V宽容与TTL和5 V CMOS输入兼容。 V
REF
是B端口差分输入
参考电压。
这个装置是用我住插入应用程序完全指定
关闭
，上电三态和BIAS V
CC
。在我
关闭
电路禁止输出，防止损坏电流回流，通过该装置在通电时
下来。该电三态电路置于高阻抗状态下的输出在上电期间和电源
下来，从而防止驱动冲突。偏压V
CC
电路预充电和前提条件的B端口输入/输出
的连接，从而防止卡插入或移除期间在背板上的活动数据的干扰，并
允许真正的实时插入能力。
订购信息
T
A
-40 ° C至85°C
(1)
LFBGA - GKF
包
(1)
磁带和卷轴
订购型号
SN74GTLPH32916KR
顶部端标记
GM916
包装图纸，标准包装数量，热数据，符号和PCB设计指南可在
www.ti.com/sc/package 。
请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用
仪器的半导体产品和免责条款及其出现在此数据表的末尾。
Widebus + ， UBT ， TI- OPC ， OEC是德州仪器的商标。
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
版权所有2002-2005 ，德州仪器
SN74GTLPH32916
34位LVTTL至GTLP通用总线收发器
带有缓冲时钟输出
SCES380A - 2002年1月 - 修订2005年6月
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描述/订购信息（续）
这GTLP器件采用TI -OPC电路，主动限制所造成的不当终止过冲
背板，在低到高的信号跃变不均匀分布卡，或空槽。这提高了信号
被保持在较高频率的完整性，从而允许足够的噪声容限。
有源总线保持电路拥有未使用的或无驱动LVTTL数据输入在一个有效的逻辑状态。使用上拉或
下拉电阻与总线保持电路，不建议。
当V
CC
是在0和1.5伏特，该装置是在上电期间或断电的高阻抗状态。
然而，为了确保以上1.5伏的高阻抗状态，输出使能（OE ）输入应当连接到V
CC
通过上拉电阻;该电阻的最小值由的所述电流吸收能力决定
驱动程序。
GKF包装
（ TOP VIEW ）
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
2
3
4
5
6
2
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34位LVTTL至GTLP通用总线收发器
带有缓冲时钟输出
SCES380A - 2002年1月 - 修订2005年6月
端子分配
(1)
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
(1)
1A2
1A4
1A6
1A8
1A10
1A12
1A14
1A15
1A17
NC
2A2
2A4
2A6
2A8
2A10
2A12
2A14
2A15
2A17
2
1A1
1A3
1A5
1A7
1A9
1A11
1A13
1A16
1CLKIN
2LEAB
2A1
2A3
2A5
2A7
2A9
2A11
2A13
2A16
2CLKIN
3
1LEAB
1OEAB
GND
1V
CC
GND
GND
1V
CC
GND
1OEBA
1LEBA
2OEAB
GND
2V
CC
GND
GND
2V
CC
GND
2OEBA
2LEBA
4
1CLKAB
1CEAB
GND
1BIAS V
CC
GND
GND
1V
REF
GND
1CLKBA
1CEBA
2CEAB
GND
2BIAS V
CC
GND
GND
2V
REF
GND
2CLKBA
2CEBA
5
1B1
1B3
1B5
1B7
1B9
1B11
1B13
1B16
1CLKOUT
2CLKAB
2B1
2B3
2B5
2B7
2B9
2B11
2B13
2B16
2CLKOUT
6
1B2
1B4
1B6
1B8
1B10
1B12
1B14
1B15
1B17
NC
2B2
2B4
2B6
2B8
2B10
2B12
2B14
2B15
2B17
NC - 无内部连接
功能说明
该SN74GTLPH32916是一个介质驱动器（50 mA）的， 34位UBT收发含D型锁存器和D型
触发器在透明，锁存，主频或时钟使能模式，数据路径运行，并且可以更换任何的
在表1中的数据的极性所示的功能是同相。
表1. SN74GTLPH32916 UBT收发器的替代函数
功能
收发器
缓冲器/驱动器
锁存收发器
LATCH
寄存收发器
倒装佛罗里达州运
标准UBT
通用总线驱动器
注册收发器时钟使能
触发器时钟使能
标准UBT与时钟使能
SN74GTLPH32916 UBT收发器替换所有上述功能
'2952
'377
'823
'16470, '16952
'16823
'16600, '16601
8位
'245, '623, '645
'241, '244, '541
'543
'373, '573
'646, '652
'374, '574
'821
'843
'841
9位
'863
10位
'861
'827
16位
'16245, '16623
'16241, '16244, '16541
'16543
'16373
'16646, '16652
'16374
'16500, '16501
'16835
18位
'16863
'16825
'16472
'16843
'16474
3
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功能说明（续）
另外，它允许对CLKAB到GTLP信号电平的透明转换（ CLKOUT）和
CLKOUT到LVTTL逻辑电平（ CLKIN） 。
在每个方向的数据流是由时钟控制的实现（ CEAB和CEBA ） ，锁存使能（ LEAB和LEBA ）
时钟（ CLKAB和CLKBA ）和输出使能（ OEAB和OEBA ） 。 CEAB和CEBA使所有17位和
OEAB和OEBA控制数据的17位和CLKOUT / CLKIN缓冲时钟路径为A到B和
B-到-A方向，分别。
对于A至B的数据流，当CEAB为低时，器件的工作CLKAB为低到高转变
触发器和LEAB的锁存器路径的高到低的转换，也就是说，如果CEAB和LEAB均为低电平时，数据是
锁定，而不管CLKAB （高或低）的状态，如果LEAB高，该装置是在透明模式。
当OEAB为低电平时，输出处于激活状态。当OEAB为高电平时，输出处于高阻抗状态。
为B到A的数据流类似于A到B ，除了CEBA ， OEBA ， LEBA和CLKBA被使用。
功能表
xxx
OUTPUT ENABLE
(1)
输入
CEAB
X
L
L
X
X
L
L
H
(1)
(2)
(3)
OEAB
H
L
L
L
L
L
L
L
LEAB
X
L
L
H
H
L
L
L
CLKAB
X
H
L
X
X
↑
↑
X
A
X
X
X
L
H
L
H
X
OUTPUT B
Z
B
0
(2)
模式
隔离
的数据锁存存储
真正的透明
的数据存储计时
禁止时钟
B
0 (3)
L
H
L
H
B
0 (3)
如图A到B的数据流。 B-到一个数据流相似，但使用CEBA ， OEBA ， LEBA和CLKBA 。
当OEAB和OEBA都是低电平，同时在条件不被推荐。
输出电平所指示的稳态输入条件成立之前，其前提是
CLKAB是前高LEAB去低
在表示稳态输入条件之前的输出电平建立
缓冲时钟
输入
CE
X
X
X
X
LE
X
X
X
X
OEAB
H
L
H
L
OEBA
H
H
L
L
操作或
功能
Z
CLKAB到CLKOUT
CLKOUT到CLKIN
CLKAB到CLKOUT ，
CLKOUT到CLKIN
模式
隔离
真实延迟时钟信号
真实延迟时钟信号
反馈路径
(1)
(1)
不推荐这个条件。
4
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逻辑图（正逻辑）
(1)
1V
REF
1OEAB
1CEAB
1CLKAB
1LEAB
1LEBA
1CLKBA
1CEBA
1OEBA
1A1
CE
1D
C1
CLK
CE
1D
C1
CLK
1B1
1 17个频道
1CLKOUT
1CLKIN
(1)
1V
CC
和1BIAS V
CC
与这些信道相关联。
5
QQ：2881677436 复制
