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SN74GTLPH16927

18位LVTTL至GTLP总线收发器

带源同步时钟输出

SCES413 - 2002年10月

德州仪器会员

Widebus家庭

TI- OPC电路限制呼入

不均衡负载背板

OEC电路提高了信号完整性

并降低电磁干扰

GTLP之间的双向接口

信号电平和LVTTL逻辑电平

GTLP缓冲系统时钟信号（ SSCLK ）的

源同步应用

LVTTL接口是5V容限

中等驱动GTLP输出（50 mA）的

LVTTL输出（ -24毫安/ 24 mA）的

GTLP上升和下降时间的设计

最佳的数据传输速率和信号

诚信分布式负载

关闭

，上电三态和BIAS V

支持Live插入

对A端口数据输入总线保持

分布式V

和GND引脚最小化

高速开关噪声

闭锁性能超过100mA的每

JESD 78 ， II类

ESD保护超过JESD 22

- 2000 -V人体模型（ A114 -A ）

- 200 -V机型号（ A115 -A ）

- 1000 -V带电器件模型（ C101 ）

DGG或DGV包装

（ TOP VIEW ）

DIR

GND

A10

A11

A12

GND

A13

A14

A15

A16

A17

GND

A18

CLKOUT

CKOE

FSTA

BIAS V

GND

REF

GND

B10

B11

B12

GND

B13

B14

B15

CMS

B16

B17

GND

B18

SSCLK

系统时钟

描述/订购信息

该SN74GTLPH16927是中等驱动器， 18位总线收发器，它提供LVTTL至GTLP和

GTLP至LVTTL信号电平转换。该设备允许进行数据传输的透明和锁存模式。

此外，通过使用该时钟模式选择（CMS）的输入，该装置可在源同步中使用

和时钟同步的应用程序。源同步的应用程序所需要的时钟之间的偏移

输出和数据输出，以被最小化，以获得最佳的最大频率的系统性能。为了

减少这种歪斜，柔性设定时间调整（ FSTA ）功能被并入到设置一个设备

时钟和数据之间的预定延迟。 CMS和方向（ DIR ）输入控制的模式

装置。

订购信息

包装

TSSOP - DGG

-40 ° C至85°C

TVSOP - DGV

VFBGA - GQL

磁带和卷轴

订购

产品型号

SN74GTLPH16927GR

SN74GTLPH16927VR

SN74GTLPH16927KR

TOP- SIDE

记号

GTLPH16927

GL927

包装图纸，标准包装数量，热数据，符号和PCB设计指南

可在www.ti.com/sc/package 。

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

OEC ， TI- OPC和Widebus是德州仪器的商标。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

2002年，德州仪器

邮政信箱655303

达拉斯，德克萨斯州75265

SN74GTLPH16927

18位LVTTL至GTLP总线收发器

带源同步时钟输出

SCES413 - 2002年10月

描述/订购信息（续）

系统时钟（SYSCLK ）和CLKOUT引脚的LVTTL兼容，而源同步I / O是

GTLP兼容。其优点包括补偿输出至输出扭曲的驱动程序本身来了，

如果多于一个的驱动器是用来补偿过程歪斜。该装置提供了高速接口

在LVTTL逻辑电平操作卡和背板的GTLP信号电平之间的工作。快速

（约3倍标准的TTL或LVTTL更快）背板操作GTLP的减少直接导致

输出摆幅（ <1 V），降低了输入阈值水平，改进差分输入， OEC 电路和TI- OPC

电路。改进GTLP OEC和TI- OPC电路最大限度地减少总线建立时间，并已设计

使用多个背板模型进行测试。介质驱动器允许入射光波的开关在重仓

背板与等效负载阻抗下降到11

GTLP是发射接收逻辑器件（ GTL ） JEDEC标准JESD 8-3的德州仪器衍生物。

该SN74GTLPH16927的交流规范仅给出在优选的更高的噪声容限GTLP ，但

用户使用该设备，在任一的GTL的灵活性（Ⅴ

= 1.2 V和V

REF

= 0.8 V）或GTLP （V

= 1.5 V

和V

REF

= 1 V）的信号电平。有关在FB + / BTL应用程序中使用GTLP设备的信息，请参阅TI

应用报告，

德州仪器GTLP常见问题，

文献编号SCEA019 ，并

GTLP在BTL应用，

文献编号SCEA017 。

正常情况下，而B端口操作在GTLP信号电平。在A口和控制输入操作的LVTTL逻辑电平，

但5 -V宽容与TTL和5 V CMOS输入兼容。 V

REF

是B端口差分输入

参考电压。

这个装置是用我住插入应用程序完全指定

关闭

，上电三态和BIAS V

。在我

关闭

电路禁止输出，防止损坏电流回流，通过该装置在通电时

下来。该电三态电路置于高阻抗状态下的输出在上电期间和电源

下来，从而防止驱动冲突。偏压V

电路预充电和前提条件的B口

输入/输出连接，以防止卡插入时在背板上活性数据的干扰或

去除，并且允许真正的实时插入能力。

这GTLP器件采用TI -OPC电路，主动限制造成不当的超调

封端的底板，在低到高的信号跃变不均匀分布卡，或空槽。这

提高了信号完整性，从而能够维持足够的噪声裕度在较高的频率。

有源总线保持电路拥有未使用的或无驱动LVTTL数据输入在一个有效的逻辑状态。使用上拉或

下拉电阻与总线保持电路，不建议。

当V

是在0和1.5伏特，该装置是在上电期间或断电的高阻抗状态。

然而，为了确保以上1.5伏的高阻抗状态，输出使能（OE ）输入应当连接到V

通过上拉电阻;该电阻的最小值由的电流吸收能力决定

该驱动程序。

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达拉斯，德克萨斯州75265

SN74GTLPH16927

18位LVTTL至GTLP总线收发器

带源同步时钟输出

SCES413 - 2002年10月

GQL包装

（ TOP VIEW ）

端子分配

A10

A12

A14

A16

A18

A11

A13

A15

A17

CLKOUT

GND

VCC

GND

CKOE

GND

CMS

GND

系统时钟

DIR

GND

VCC

GND

FSTA

GND

VREF

GND

BIAS VCC

B11

B13

B15

B17

SSCLK

B10

B12

B14

B16

B18

功能说明

该SN74GTLPH16927是一个介质驱动器（50 mA）的，含D型锁存器和D型的18位总线收发器

触发器，用于数据路径操作在透明或锁定模式，并且可以替换任何一者所示的功能

在表1中的数据极性同相。

表1. SN74GTLPH16927总线收发器的替代函数

功能

收发器

缓冲器/驱动器

锁存收发器

LATCH

8位

’245, ’623, ’645

’241, ’244, ’541

’543

’373, ’573

’843

’841

9位

’863

10位

’861

’827

16位

’16245, ’16623

’16241, ’16244, ’16541

’16543

’16373

18位

’16863

’16825

’16472

’16843

SN74GTLPH16927总线收发器替换所有上述功能

此外，该设备允许以转换的系统时钟（SYSCLK ）来GTLP信号电平（ SSCLK ）和

LVTTL信号电平（ CLKOUT ）。它还提供了一个转换GTLP源同步时钟的LVTTL

信号电平（ CLKOUT ）。

该器件允许转换的LVTTL系统时钟（ SYSCLK ）到GTLP （ SSCLK ）和LVTTL

（ CLKOUT）的信号电平作为发送器和GTLP源同步时钟（ SSCLK ）至LVTTL的使用时

（ CLKOUT ）信号电平在源同步应用的接收器使用时。源同步

操作中删除的飞行时间的限制，并且允许增加的数据吞吐量。 CMS的用于切换

之间的系统同步模式和时钟同步模式。时钟输出使能（ CKOE ）输入

用于锁存与透明模式之间切换。

在每个方向上的数据流是由CKOE ，时钟（SYSCLK或SSCLK ），DIR和OE控制。 OE控制

18位的数据。在CLKOUT / SSCLK缓冲时钟路径是通过控制A到B和B到-A方向

CKOE 。在数据隔离模式（OE高， CKOE低）时，所述的数据可以被存储在一个寄存器和/或罐B数据

被存储在其它寄存器。

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SN74GTLPH16927

18位LVTTL至GTLP总线收发器

带源同步时钟输出

SCES413 - 2002年10月

逻辑图（正逻辑）

DIR

CMS

CKOE

CLKOUT

FSTA

MUX

SSCLK

系统时钟

一个十八

频道

CLK

VREF

17其他渠道

显示引脚数都为DGG和DGV包。

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达拉斯，德克萨斯州75265

SN74GTLPH16927

18位LVTTL至GTLP总线收发器

带源同步时钟输出

SCES413 - 2002年10月

功能表

A到B的方向

输入

CKOE

CMS

DIR

系统时钟

H或L

↑

H或L

SSCLK

系统时钟

输出

CLKOUT

系统时钟

模式

A的锁存存储

A的主频存储

来源

同步

数据隔离

A的透明传输

隔离

传输系统时钟

B-到-A方向

输入

CKOE

CMS

DIR

系统时钟

H或L

↑

SSCLK

H或L

↑

产量

↑

H或L

SSCLK

输入

系统时钟

输入

输出

CLKOUT

SSCLK

系统时钟

SSCLK

模式

B的锁存存储

B主频存储

来源

同步

数据隔离

B的锁存存储

B主频存储

时钟

同步

数据隔离

B的透明传输

隔离

接收SSCLK

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