SN74ABT7819A
512
×
18
×
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主频双向先入先出存储器
SCBS756 - 2002年5月
D
D
D
D
D
D
德州仪器会员
Widebus家庭
自由运行CLKA和CLKB可以
异步或重合
读取和写入操作同步
以独立的系统时钟
两个独立的512
×
18时钟控制的FIFO
在相反方向上的缓冲数据
爱尔兰共和军和ORA同步到CLKA
IRB和ORB同步到CLKB
D
D
D
D
D
D
微处理器接口控制逻辑
可编程几乎满/几乎空
旗
9 ns的快速存取时间为50 pF的
加载和同步开关数据
输出
数据传输速率高达100 MHz的
先进的BiCMOS技术
封装选项包括80引脚塑料
四方扁平封装（ PH）和80引脚薄型塑料
四方扁平封装（PN）
PH包装
（ TOP VIEW ）
80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65
RSTA
PENA
AF / AEA
HFA
IRA
GND
A0
A1
V
CC
A2
A3
GND
A4
A5
GND
A6
A7
GND
A8
A9
V
CC
A10
A11
GND
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40
CSA
W / RA
GND
WENA
CLKA
RENA
ORA
V
CC
V
CC
ORB
RENB
CLKB
WENB
GND
W / RB
CSB
64
63
62
61
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
RSTB
PENB
自动对焦/自动包围曝光
HFB
IRB
GND
B0
B1
V
CC
B2
B3
GND
B4
B5
GND
B6
B7
GND
B8
B9
V
CC
B10
B11
GND
请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用
德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。
Widebus是德州仪器的商标。
PRODUCTION数据信息为出版日期。
产品符合每德州仪器条款规范
标准保修。生产加工并不包括
所有测试参数。
A12
A13
V
CC
A14
A15
GND
A16
A17
B17
B16
GND
B15
B14
V
CC
B13
B12
版权
2002年，德州仪器
邮政信箱655303
达拉斯，德克萨斯州75265
1
SN74ABT7819A
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主频双向先入先出存储器
SCBS756 - 2002年5月
PN包装
（ TOP VIEW ）
PENA
RSTA
CSA
W / RA
GND
WENA
CLKA
RENA
ORA
V
CC
V
CC
ORB
80 79 78 77 76 75 74 73 72 71 70 69 68 67 66 65 64 63 62 61
RENB
CLKB
WENB
GND
W / RB
CSB
RSTB
PENB
AF / AEA
HFA
IRA
GND
A0
A1
V
CC
A2
A3
GND
A4
A5
GND
A6
A7
GND
A8
A9
V
CC
A10
1
2
3
4
5
6
7
8
9
10
11
12
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14
15
16
17
18
19
20
21 22 23 24 25 26 27 28 29 30 31 32 33 34 35 36 37 38 39 40
60
59
58
57
56
55
54
53
52
51
50
49
48
47
46
45
44
43
42
41
自动对焦/自动包围曝光
HFB
IRB
GND
B0
B1
V
CC
B2
B3
GND
B4
B5
GND
B6
B7
GND
B8
B9
V
CC
B10
描述
甲FIFO存储器是一个存储装置，它允许数据被写入，并从它的阵列读出独立
数据速率。该SN74ABT7819A是一个高速，低功耗， BiCMOS工艺，双向，主频FIFO存储器。
两个独立的512
×
18双端口SRAM的FIFO （ FIFOA ， FIFOB ）上在相反的方向上的片外缓冲器的数据。
每个FIFO有标志，表明空和满的情况下，一个半满标志和可编程
几乎全/近空标志。
该SN74ABT7819A是一个时钟的FIFO ，这意味着每个端口采用同步接口。所有数据
通过一个端口传输被选通到连续（自由运行）端口时钟的通过使所述低到高转变
信号。连续时钟的每个端口是彼此独立的并且可以是异步的，或
重合。在使每个端口被配置为提供与一个简单的双向接口
微处理器和/或巴士同步控制。
的A0 -A17输出的状态由端口片选（ CSA ）和端口的写控制/读取选择
（W / RA） 。当两者的CSA和W / RA是低电平时，输出处于激活状态。在A0 - A17输出在
高阻抗状态时，无论CSA或W / R A为高。数据从A口写入FIFOA - B上的
低到高端口的时钟（ CLKA ）的过渡输入时CSA低，W / RA高，端口A的写使能
（ WENA ）为高，端口A输入就绪（ IRA ）标志为高。数据从FIFOB -A读取到A0 -A17输出
在CLKA低到高的转变时， CSA低，W / RA为低电平时，端口A读使能（ RENA ）高，
与端口A输出就绪（ ORA ）标志为高。
2
A11
GND
A12
A13
V
CC
A14
A15
GND
A16
A17
B17
B16
GND
B15
B14
V
CC
B13
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GND
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达拉斯，德克萨斯州75265
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主频双向先入先出存储器
SCBS756 - 2002年5月
描述（续）
的B0 B17的输出状态由端口-B的芯片选择（ CSB ）和端口-B的写控制/读选择
（W / RB ） 。当两个CSB和W / RB低，输出被激活。的B0 B17的输出在
高阻抗状态时，无论CSB或W / RB高。数据从B口写入FIFOB -A上的
低到高的端口-B的时钟（ CLKB ），当CSB为低， W / RB是高的跃迁时，端口-B的写使能（ WENB ）
高，并且在端口B输入就绪（IRB）位为高。数据从FIFOA -B的读上的B0 B17的输出
低到高的CLKB的过渡当CSB为低， W / R B为低，端口-B的读使能（ RENB ）为高，并且
端口B输出就绪（ ORB ）标志为高。
本的建立和保持时间约束的片选（ CSA ， CSB ）和读/写选择（W / RA ，W / RB ）
使写入和读出的存储器的操作，并且不涉及到的数据的高阻抗控制
输出。如果一个端口的读使能（ RENA或RENB ）和写使能（ WENA或WENB ）是在一个时钟设置为低
周期，芯片选择，写/读选择在任何时间周期期间可以切换到改变的状态
数据输出。
一个FIFO的输入就绪（IR）和输出就绪（OR）的标志是两阶段同步的端口的时钟
使用可靠的控制信号。 CLKA同步FIFOA -B （ IRA ）的输入就绪标志的状态和
FIFOB -A （ ORA ）的输出就绪标志。 CLKB同步FIFOB -A的输入就绪标志的状态（ IRB ）
和FIFOA -B的输出就绪标志（ ORB ） 。当一个端口的IR位为低时，FIFO接收来自输入
端口已满，写入禁用它的阵列。当一个端口或标志为低电平时， FIFO的输出数据
到端口是空的，并从它的存储器中读取被禁用。装到空存储器的第一个字被发送
到FIFO输出寄存器，同时其OR标志置位（高电平） 。当存储器被读空和
在或标志被拉低，最后一个有效的数据保留在FIFO的输出，直到OR标志置位（高）
再次。以这种方式，对或旗高表示新的数据出现在FIFO的输出。
该SN74ABT7819A的特点是操作从0℃至70℃。
功能表
端口A
选择输入
CLKA
X
↑
↑
CSA
H
L
L
W / RA
X
H
L
WENA
X
H
X
RENA
X
X
H
A0 A17
A0–A17
高Z
高Z
活跃
端口B
选择输入
CLKB
X
↑
↑
CSB
H
L
L
W / RB
X
H
L
WENB
X
H
X
RENB
X
X
H
B0–B17
B0 B17
高Z
高Z
活跃
PORT -B
PORT B操作
无
写B0 - B17到FIFOB -A
阅读FIFOA -B到B0 - B17
端口A的操作
端口-A
无
写A0 -A17来FIFOA -B
阅读FIFOB - A到A0 -A17
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逻辑符号
CLKA
CSA
W / RA
76
80
79
时钟A
＆放大器;
OE1
Φ
FIFO 512
×
18
×
2
SN74ABT7819A
时钟B
＆放大器;
OE2
69
65
66
CSB
W / RB
＆放大器;
77
＆放大器;
75
1
RSTA
PENA
IRA
ORA
HFA
AF / AEA
2
5
74
4
3
＆放大器;
68
＆放大器;
70
64
63
60
71
61
62
CLKB
WENA
写
启用
FIFOA -B
读
启用
FIFOB -A
写
启用
FIFOB -A
WENB
RENA
读
启用
FIFOA -B
RENB
RSTB
PENB
IRB
ORB
HFB
自动对焦/自动包围曝光
复位FIFOA -B
项目启用
FIFOA -B
输入就绪
端口A
输出就绪
端口A
半满
FIFOA -B
几乎满/空
FIFOA -B
0
复位FIFOB -A
项目启用
FIFOB -A
输入就绪
端口B
输出就绪
端口B
半满
FIFOB -A
几乎满/空
FIFOB -A
0
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
7
8
10
11
13
14
16
17
19
20
22
23
25
26
28
29
31
32
58
57
55
54
52
51
49
48
B0
B1
B2
B3
B4
B5
B6
B7
B8
B9
B10
B11
B12
B13
B14
B15
B16
B17
1
数据
数据
2
46
45
43
42
40
39
37
36
34
17
17
33
这个符号是按照ANSI / IEEE标准91-1984和IEC出版617-12 。
端子编号为PH包。
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