SN65LVDS310
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SLLS836 - 2007年5月
可编程27位串行到并行接收
特点
串行接口技术
兼容FlatLink 3G变送器
（例如， SN65LVDS305或SN65LVDS307 ）
支持视频接口多达24位RGB
和接收的数据超过3个控制位
SubLVDS差分数据线
SubLVDS差分电压电平
高达405 Mbps的数据吞吐量
三种操作模式以节省电力
- 主动模式QVGA ： 17毫瓦
- 典型关断： 0.7
W
- 典型待机模式： 67
W
典型
ESD额定值> 4千伏（ HBM ）
为4 MHz - 15 MHz的像素时钟范围
故障安全上的所有CMOS输入
包装在4毫米
×
4毫米微星
少年 μBGA
随着0,5毫米间距球
非常低的EMI
当接收时，PLL锁定到输入时钟，
CLK，并且产生一个内部的高速时钟在
所述数据线的线速度。的数据是串行地
加载到使用内部的移位寄存器
高速时钟。反序列化的数据呈现
用的一个娱乐并行输出总线上
像素时钟， PCLK ，从内部产生的
高速时钟。如果没有输入CLK信号存在，
输出总线保持静态与PCLK和DE举行
低，而所有其他的并行输出都被拉高。
一个缓慢的CMOS之间的F / S conrol输入选择
总线输出上升时间为最佳的EMI和功率
消费和一个高速的CMOS输出增加
速度或更高负载的设计。
FlatLink
3G
液晶显示
司机
LVDS310
CLK
数据
应用
小型低排放之间的接口
图形控制器和LCD显示器
手机和智能手机
便携式多媒体播放器
LVDS307
描述
该SN65LVDS310接收机解串FlatLink
3G兼容的串行输入数据， 27个并行数据
输出。该SN65LVDS310接收器包含一个
移位寄存器从一个串行输入加载30位，
锁存24个像素位和3个控制位出来的
检查校验位后，并行CMOS输出。如果
检测到一个奇偶错误时，数据输出总线
无视新收到的像素。取而代之的是，最后
数据字被保持在输出总线上的另一个时钟
周期。
该串行数据和时钟通过接收
分低电压差分信号（ SubLVDS ）
线。该SN65LVDS310支持三种操作系统
电源模式（关机，待机和活动） ，以
节省电力。
1
4
7
2
5
8
0
3
6
9
#
*
应用
处理器
同
RGB
视频
接口
M0056-04
请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用
仪器的半导体产品和免责条款及其出现在此数据表的末尾。
FlatLink ，微星少年是德州仪器的商标。
μBGA
是Tessera公司，Inc。的注册商标。
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
2007 ，德州仪器
SN65LVDS310
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这些器件具有有限的内置ESD保护。引线应短接在一起或设备放置在导电泡棉
储存或搬运过程中，以防止对静电损坏MOS大门。
描述（续）
该RXEN输入可以用来放SN65LVDS310处于关机状态。该SN65LVDS310进入一个
如果CLK输入的共模电压变为移位到VDD活性待机模式
LVDS
（例如
发射器释放CLK输出为高阻抗） 。这最大限度地减少功耗，而不需要
开关的外部控制管脚。该SN65LVDS310的特点是工作在环境空气
温度为-40 ° C至85°C 。所有CMOS和SubLVDS信号2 -V宽容与VDD = 0V。此功能
可在VDD稳定通电的I / O 。
功能框图
R
BBDC
V
DDLVDS
D0+
50
50
D0–
SubLVDS
奇偶
查
IPCLK
和
8
F / S
串行 - 并行转换
R[0:7]
27位并行
注册
8
0
输出缓冲器
G[0:7]
8
B[0:7]
1
HS
RGB = 1
HS = VS = 1
DE = 0
V
DDLVDS
R
BBDC
VS
待机或
掉电
DE
CLK +
50
50
CLK “
SubLVDS
15
PLL
倍增器
1
0
PCLK
1
待机
V
thstby
待机或
掉电
控制
RXEN
故障
抑制
B0177-04
2
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表2.端子功能
名字
D0+, D0–
CLK + ， CLK-
R0–R7
G0–G7
B0–B7
HS
VS
DE
PCLK
CMOS OUT
I / O
subLVDS在
SubLVDS数据链路
SubLVDS输入像素时钟;极性是固定的。
红色像素数据（8）
绿色的像素数据（8）
蓝色像素数据（8）
水平同步
垂直同步
数据启用
输出像素时钟（时钟极性上升）
禁用CMOS驱动器并关闭PLL ，将器件置于关断模式
1 =接收器启用
0 - 接收器被禁用（关闭）
RXEN
CMOS IN
注： RXEN输入采用干扰抑制的逻辑，以避免不必要的切换。输入
必须拉低超过10
s
连续强制接收器进入关断。输入
必须被拉高至少10
s
连续地激活接收器。输入脉冲比短
5
s
被解释为一个小故障而变得忽略。在接通电源时，接收器立即如果允许
RXEN = H和残疾人，如果RXEN = L。
CMOS总线上升时间选择
F / S
VDD
GND
VDD
LVDS
GND
LVDS
VDD
PLLA
GND
PLLA
VDD
PLLD
GND
PLLD
电源
1 - 快速输出上升时间
0 - 慢输出上升时间
电源电压
供应地
SubLVDS I / O电源电压
SubLVDS地
PLL模拟电源电压
PLL模拟地
PLL数字电源电压
PLL数字GND
描述
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