SN65LVDS151
MuxIt 串行器 - 发射器
SLLS444A - 2000年12月
描述（续）
数据被并行装入SN65LVDS151输入锁存器上的M时钟输入的第一个上升沿（ MCI）的
信号之后的链路时钟的基准输入（ LCRI ）的上升沿。数据从读出的串行
SN65LVDS151移位的M -时钟输入（MCI）的上升沿寄存器。并行输入的最低阶位
数据时，DI - 0，是从DO输出上的MCI的以下LCRI的上升沿，第三上升沿。其余
并行输入数据的位数， DI- 1
→
二（ M- 1 ）的同步输出顺序，按升序排列，通过后续的MCI
上升沿。链路时钟输出（ LCO）的信号上升沿是由一个内部同步到数据输出（ DO）的
时钟电路由MCI 。 LCO的信号上升沿如下的MCI的第一个上升沿后的上升沿
LCRI 。在图1中提供的工作波形对于M = 4和M = 10的值的例子。
两者LCRI和MCI信号旨在被从SN65LVDS150 MuxIt可编程源
倍频器。他们结转LVDS差分连接，以减少偏移和抖动。该
SN65LVDS151包括LVDS差分线路驱动器为两个串行数据输出（DO）数据流和
链路时钟输出（ LCO） 。级联输入（CI ）也是一个LVDS连接，并且当它被用于被连接到所述
DO前SN65LVDS151的输出。
内部上电复位（POR）和一个使能输入（EN）控制SN65LVDS151的操作。当
V
CC
低于1.5伏时，或当EN为低时，该装置处于一种低功率关闭状态，且DO和LCO
差分输出处于高阻抗状态。当V
CC
高于3伏和EN为高电平时，该设备与
两个差分输出使能和操作规范。链接时钟输出使能输入
（ LCO_EN ）用于关闭LCO的输出，当它不被使用。级联输入使能（ CI_EN ）使用
关闭的CI输入，当它不被使用。
序列化的数据位是从DO输出的输出，开始按照升序排列，从平行输入位DI - 0。
串行化数据的比特数，每个数据时钟周期输出由多路转换比例M。对于值确定
M小于或等于10的级联输入（CI ±）没有被使用，并且仅在第M个并行的输入比特（DI - 0
想到的DI - [M - 1]）被使用。对M的值大于10时，所有的10并行输入比特（DI - 0虽然DI - 9）是
使用，并且级联输入用于从附加SN65LVDS151串行器中的剩余数据的比特移位。
表2示出了其中输入数据比特被用作乘法器M的函数
表1. LCRI和MCI的例子组合支持的
SN65LVDS150 MuxIt可编程PLL倍频器
LCRI ，兆赫
M
4
10
20
40
最低
5
5
5
5
最大
50
20
10
5
20
50
100
200
MCI ，兆赫
最低
最大
200
200
200
200
2
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