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SN65LV1023A

SN65LV1224B

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SLLS621C - 2004年9月 - 修订2006年2月

10 MHz至66 MHz的10 ： 1 LVDS串行器/解串器

特点

100 - Mbps至660 Mbps的串行LVDS数据

带宽需求在10 MHz至66 MHz的

系统时钟

引脚兼容的超集

DS92LV1023/DS92LV1224

芯片组（串行器/解串器）电源

消费<450毫瓦（典型值），在66兆赫

为加快锁定同步模式

锁定指示

所需的PLL无需外部元件

28引脚SSOP封装和节省空间的5

5毫米QFN

可用的软件包

工业温度合格，T

= –40°C

至85℃

时钟可编程边沿触发

流通引脚排列，便于PCB布局

描述

该SN65LV1023A串行器及解串器SN65LV1224B包括一个10位的SerDes芯片组设计

传输和10MHz的接收通过LVDS差分背板串行数据的等效并联字速率

至66兆赫。包括开销，这意味着120 - Mbps和792 Mbps的有效载荷之间的串行数据速率

编码的吞吐量。

在上电时，该芯片组链路可经由同步模式与内部产生的同步初始化

图案或解串器能够允许同步到随机数据。通过采用同步模式，

解串器建立在指定的，更短的时间参数锁。

该装置可被输入到一个低功耗状态，当没有数据传输是必需的。可替换地，一个模式是

可用以将输出引脚处于高阻抗状态，而不会失去PLL锁定。

该SN65LV1023A和SN65LV1224B的特点是工作在-40周围空气温度° C至

85°C.

SYNC2

SYNC1

SYNC2

IN0

IN1

IN2

IN3

IN4

IN5

IN6

IN7

IN8

IN9

TCLK_R /女

TCLK

DB包22

SN65LV1023A

串行器

AGND

PWRDN

AGND

DEN

AGND

DGND

IN1

IN4

IN5

IN6

IN7

IN8

32 31 30 29 28 27 26 25

AGND

PWRDN

AGND

O+

AGND

DEN

AGND

IN0

RHB包装

SN65LV1023A

串行器

（ TOP VIEW ）

9 10 11 12 13 14 15 16

DGND

TCLK_R /女

DGND

TCLK

IN9

请注意，一个重要的通知有关可用性，标准保修，并在得克萨斯州的关键应用程序使用

仪器的半导体产品和免责条款及其出现在此数据表的末尾。

PRODUCTION数据信息为出版日期。

产品符合占德州条款规范

仪器标准保修。生产加工过程中不

不一定包括所有参数进行测试。

SN65LV1023A

SN65LV1224B

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AGND

RCLK_R /女

REFCLK

PWRDN

任

RCLK

LOCK

AGND

DGND

DB包22

SN65LV1224B

解串器

OUT0

OUT1

OUT2

OUT3

OUT4

DGND

OUT5

OUT6

OUT7

OUT8

OUT9

RCLK_R /女

REFCLK

AGND

OUT0

OUT1

I+

PWRDN

任

RCLK

LOCK

32 31 30 29 28 27 26 25

OUT2

OUT3

OUT4

DGND

OUT5

OUT6

RHB包装

SN65LV1224B

解串器

（ TOP VIEW ）

9 10 11 12 13 14 15 16

DGND

AGND

方框图

SN65LV1023A

SN65LV1224B

LVDS

并行到串行

串行到并行

输入锁存

A+

Y+

输出锁存器

OUT

TCLK_R /女

TCLK

（10 MHz至

66兆赫）

OUT

REFCLK

任

LOCK

RCLK_R /女

RCLK

（10 MHz至

66兆赫）

OUT9

PLL

定时/

控制

DEN

PLL

定时/

控制

SYNC1

SYNC2

时钟

恢复

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OUT8

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SN65LV1023A

SN65LV1224B

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功能说明

该SN65LV1023A和SN65LV1224B是一个10位串行器/解串器芯片组设计，在传输数据

差分背板或屏蔽双绞线（ UTP），时钟速度从10 MHz到66 MHz的。该芯片组

有五个状态的操作：初始化模式，同步模式，数据传输模式，掉电

模式，和高阻抗模式。以下各节描述每个操作状态。

初始化模式

这两种设备的初始化必须发生之前的数据传输可以开始。初始化是指

串行器和解串器PLL的本地时钟的同步。

当V

被施加到串行化器和/或解串器，所述各自的输出进入高阻抗状态，而

而芯片上电电路，禁止内部电路。当V

达到2.45伏，在PLL中的每一个设备

开始锁定到本地时钟。对于串行器，本地时钟的发送时钟（ TCLK ）由提供

外部源。为解串器，一个本地时钟信号必须被施加到REFCLK引脚。串行输出

保持在高阻抗状态，而在PLL锁定到TCLK 。

同步模式

解串器的PLL必须同步到串行器，以便有效地接收数据。同步可以

实现两种方式中的一种：

快速同步：

串行器需要发送特定的同步模式，包括6的能力

那些和六个零的输入时钟速率切换。的同步模式传输使

解串器锁定到串行信号确定的时间框架内。 SYNC的这种传输

模式是通过在串行的SYNC1和SYNC2输入选择。在收到有效的SYNC1或

SYNC2脉冲（宽度大于6个时钟周期）的SYNC模式1026次循环发送。

当检测到解串器

EDGE

转换的LVDS输入，它会尝试锁定到嵌入式时钟

信息。解串器LOCK输出保持高电平，而其PLL锁定到输入数据或同步

型态存在于串行输入。当解串器锁定到LVDS数据时，LOCK输出变

低。当LOCK为低电平时，解串器的输出代表输入的LVDS数据。一种方法是，以配合

解串器LOCK直接输出到SYNC1和SYNC2 。

随机锁同步：

解串器，而不需要能够达到锁定到数据流

串行发送特殊的同步模式。这允许SN65LV1224B在开环操作

应用程序。同样重要的是，支持热插入到正在运行的背板解串器的能力。在

开环或热插入的情况下，假定该数据流是随机的。因此，因为

锁定时间而变化，由于数据流的特性，准确的锁定时间不能被预测。主

上的随机锁定时间约束是所述输入数据和所述REFCLK之间的初始相位关系

当解串器上电。

将包含在数据流中的数据也可能会影响锁定时间。如果一个特定的模式是重复的，在解串器

可以输入错误锁定，错误地识别数据模式的启动/停止位。这被称为重复

multitransition （ RMT ） ;看

图1

对RMT的例子。发生这种情况时，一个以上的由低到高转变时

每个时钟周期放置在多个周期。在最坏的情况下，解串器能够成为锁定到数据

图案而不是时钟。解串器内的电路可以检测到存在的误锁定的可能性。

经检测，该电路可以防止LOCK输出变为有效，直到潜在的错误锁定模式

变化。注意， RMT图案只影响解串器的锁定时间，并且一旦解串器处于锁定状态，

的RMT图案不影响只要同一数据边界发生的每个周期的解串器的状态。

解串器不进入锁，直到找到数据边界的一个独特的4个连续的周期（停止/启动

位），在相同的位置。

解串器保持在锁定直到它不能检测到相同的数据边界（停止/开始位）为四个连续

周期。然后，解串器失锁，并会寻找新的数据边界（启动/停止位）。在该事件

丢失同步的，则LOCK引脚输出变为高电平，输出（包括RCLK ）输入一个

高阻抗状态。用户的系统应该监视锁销，以检测丢失

同步。当检测到失锁，发送的同步模式的同步是可取的，如果

一个特定的时间内重新建立锁是非常关键的。然而，解串器可以锁定到随机数据作为

前面所提到的。

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功能说明（续）

IN0

保持低和D

IN1

举高

停止

位

开始

位

停止

位

开始

位

IN0

IN1

IN4

保持低和D

IN5

举高

停止

位

开始

位

停止

位

开始

位

IN4

IN8

保持低和D

IN9

举高

停止

位

开始

位

IN5

停止

位

开始

位

IN8

IN9

图1. RMT模式的例子

数据传输方式

初始化和同步之后，串行接收的并行数据从输入端D

IN0

–D

IN9

。串行

使用TCLK输入锁存输入数据。该TCLK_R /女引脚选择哪条边串行用来

选通输入数据。如果其中的SYNC输入为高电平六TCLK周期，在D中的数据

IN0

–D

IN9

被忽略

无论在时钟边沿的选择和SYNC模式1026个周期被发送。

在确定要使用的时钟边沿，一开始和停止位，内部追加，帧中的数据位

嵌入式时钟位串行流。

串行发送从串行数据输出（ DO ±）在序列化的数据和所附的时钟位（ 10 + 2位）

12倍TCLK频率。例如，如果TCLK是66兆赫时，串行速率是66× 12 = 792 Mbps的。因为

只有10位的输入数据中，有用的数据速率是10倍TCLK频率。例如，如果TCLK = 66兆赫，

有用的数据速率是66× 10 = 660 Mbps的。该数据源，它提供的TCLK ，必须在10

兆赫至66兆赫。

串行输出（ DO ± ）可驱动点至点连接或有限多点或多点背板。

输出发送数据时，使能引脚（DEN）为高电平时， PWRDN =高， SYNC1和SYNC2低。

当DEN驱动为低电平时，串行输出引脚进入高阻抗状态。

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功能说明（续）

一旦解串器也同步串行器，锁销转变为低。解串器锁

嵌入式时钟，并使用它来恢复序列化的数据。 ROUT数据是有效的，当LOCK为低电平，否则

OUT0

–R

OUT9

是无效的。第r

OUT0

–R

OUT9

数据选通由RCLK 。具体RCLK边缘极性是

用于选择由RCLK_R / F输入。第r

OUT0

–R

OUT9

，锁定和RCLK输出可以驱动最多

3 CMOS输入门（ 15 pF负载。总为三个）具有66 MHz的时钟。

掉电

当没有数据传输是必需的，在省电模式下都可以使用。该串行器和解串器使用

掉电状态时，一个低功耗的睡眠模式，以降低功耗。解串器进入掉电

当你驾驶PWRDN和REN低。该串行器进入掉电时，你开车PWRDN低。当道

下来， PLL停止并输出进入高阻抗状态，即禁用负载电流，并降低

电流提供给毫安范围。要退出掉电，必须推动PWRDN引脚为高电平。

前串行器和解串器之间的有效的数据交换可以恢复，则必须重新初始化并

重新同步的装置彼此。串行初始化需要1026 TCLK周期。解串器

初始化和驱动器LOCK高，直到锁定到LVDS时钟发生。

高阻抗模式

该串行器进入高阻抗模式时， DEN引脚被拉低。这使得两个驱动器输出引脚

（DO +和DO- ）到一个高阻抗状态。当你开车DEN高，串行器返回到以前的

状态，只要所有其他控制引脚保持为静态（ SYNC1 ， SYNC2 ， PWRDN ， TCLK_R / F）。当REN销

被拉低，解串器进入高阻抗模式。因此，接收器的输出引脚

OUT0

–R

OUT9

）和RCLK被放置在高阻抗状态。 LOCK输出保持活跃，反映

PLL的状态。

解串器真值表

输入

PWRDN

(1)

(2)

(3)

REB

ROUT （ 0 ： 9 ）

(1)

活跃

输出

LOCK

活跃

(2)

RCLK

(3) (1)

活跃

ROUT和RCLK是三态时， LOCK置为高电平。

LOCK输出反映解串器的相对于所选择的数据流的状态。

RCLK主动表示，如果解串器被锁定在RCLK运行。 RCLK相对于狂胜时间由下式确定

RCLK_R / F。

失效保护偏压为SN65LV1224B

该SN65LV1224B具有一个输入阈值灵敏度

±50

毫伏。这允许更大的差分噪声容限

在SN65LV1224B 。然而，在接收机输入端没有被积极地驱动的情况下，增加了

该SN65LV1224B的灵敏度可以拾取噪声作为信号而引起无意的锁定。这种情况可能发生

当输入电缆断开。该SN65LV1224B具有一个片上失效保护电路，驱动串行

输入和LOCK信号为高电平。故障安全电路的响应时间取决于互连的特性。

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