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SLK2511B
www.ti.com
SLLS763B - 2007年1月 - 修订2007年3月
OC- 48/24 /12/3 SONET / SDH的多速率收发
特点
完全集成的SONET / SDH收发器
支持时钟/数据恢复和
复用器/解复用器的功能
支持OC- 48 , OC- 24 , OC- 12 ,千兆位
以太网和OC- 3的数据速率与自动变速率
发现
支持仅发送,接收器只,
收发器和转发器功能于一身
单片机通过引脚配置
支持SONET / SDH帧检测
片PRBS生成和验证
支持4位LVDS ( OIF99.102 )电气
接口
奇偶校验及其产生的LVDS
接口
采用2.5 V电源
接口背板,铜电缆,或
光模块
热插拔保护
低抖动PECL兼容的差分串行
接口采用可编程去加重
串行输出
片上端接的LVDS和PECL
兼容接口
接收器差分输入阈值150毫伏
支持SONET环路定时
低功耗CMOS
ESD保护>2千伏
155 - MHz或622 MHz的参考时钟
保持时钟输出的数据的缺失
本地和远程环回
100引脚PZP封装PowerPad
设计采用5毫米
×
5毫米(典型值)散热器
描述
该SLK2511B是一种单芯片多速率收发器IC用于推导用于高速定时信号
SONET / SDH设备为主。芯片进行时钟和数据恢复,串行到并行/并行 - 串行
转化率和帧检测功能符合SONET / SDH标准。
该设备可以通过率被配置下的OC-48进行操作, OC- 24 ,OC- 12或OC-3的数据速率
选择引脚或自动变速率检测功能。外部参考时钟在155.52 MHz或622.08工作
兆赫是所必需的恢复回路,而且还提供了一个稳定的时钟源在没有串行数据的
转场。
该SLK2511B接受4位LVDS并行数据/时钟和生成NRZ SONET / SDH兼容的信号
OC - 3 , OC- 12 , OC- 24或OC- 48速率。它也将恢复数据和时钟从串行SONET流和
解复用成4位LVDS并行数据进行全双工操作。 TXDATA0和RXDATA0是第一位
被发送和接收的时间,分别。串行接口是一个低抖动,PECL兼容
差分接口。
该SLK2511B提供了一套全面的内置测试自我测试目的,包括本地和远程
环回和PRBS ( 2
7
-1)的生成和验证。
该器件采用100引脚VQFP封装,需要一个2.5 V电源3.3 V容限输入上
控制引脚。该SLK2511B是省电,散热小于900 mW的2.488 Gbps的,在OC- 48数据
率,它的特点是操作温度范围为-40 ° C至85°C 。
可用软件包选项
(1)
T
A
-40 ° C至85°C
(1)
使用PowerPad QUAD ( PZP )
SLK2511BPZP
对于最新的封装和订购信息,请参阅封装选项附录结束
本文档,或参阅TI的网站
www.ti.com
请注意,一个重要的通知有关可用性,标准保修,并在得克萨斯州的关键应用程序使用
仪器的半导体产品和免责条款及其出现在此数据表的末尾。
使用PowerPad是德州仪器的商标。
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
2007 ,德州仪器
SLK2511B
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SLLS763B - 2007年1月 - 修订2007年3月
这些器件具有有限的内置ESD保护。引线应短接在一起或设备放置在导电泡棉
储存或搬运过程中,以防止对静电损坏MOS大门。
框图
2
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SLK2511B
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表1.端子功能
终奌站
名字
时钟引脚
REFCLKP ,
REFCLKN
RXCLKP ,
RXCLKn
TXCLKP ,
TXCLKn
TXCLKSRCP ,
TXCLKSRCN
串行端数据引脚
SRXDIP ,
SRXDIN
STXDOP ,
STXDON
14
15
9
8
PECL兼容
输入
PECL兼容
输入
接收差分对;高速串行输入。
传输差分对;高速串行输出。
94
95
67
68
79
80
70
71
LVDS / PECL
兼容输入
LVDS输出
LVDS输入
LVDS输出
差分参考输入时钟。有一个片100 Ω的终端电阻差异
放置REFCLKP和REFCLKN之间。直流偏压,还提供片上进行交流耦合
情况。
接收数据的时钟。上RXDATA的数据(0: 3)是关于RXCLKP的下降沿。的接口
RXDATA (0: 3)和RXCLKP是源同步的(见
图7)。
数据传输时钟。上TXDATA的数据(0: 3)被锁存TXCLKP的上升沿。
发送时钟源。从SLK2511B产生向下游装置的时钟源
(即,成帧器)可用于由下游设备来发送数据返回给SLK2511B 。
这个时钟是频率锁定到本地参考时钟。
TYPE
描述
平行的数据引脚
FSYNCP ,
FSYNCN
RXDATA [0:3 ]
P / N
RXPARP ,
RXPARN
TXDATA [0:3 ]
P / N
TXPARP ,
TXPARN
控制/状态引脚
AUTO_DETECT
34
TTL输入(带
下拉)
TTL输入(带
下拉)
TTL输入(带
拉)
TTL输入(带
拉)
TTL输入(带
拉)
TTL输入(带
下拉)
TTL输出
数据传输速率自动检测启用。启用自动检测功能,针对不同的数据速率。当
AUTO_DETECT为高时,自动检测电路产生RATEOUT0和RATEOUT1到
指示数据速率与下游设备。
配置引脚。将设备的四种操作模式之一的: TX只,仅接收,
收发器或中继器模式。 (见
表4)
待机启用。当该引脚保持低电平时,器件的IDDQ测试无效。当高,
装置正常工作。
帧同步启用。当该引脚为高电平,字节的帧同步电路
对准接通。
锁定参考。当低, RXCLKP / N输出被强制锁定到REFCLK 。当高,
RXCLKP / N是分频时钟从接收的串行数据中提取。
本地环回启用。当高电平时,串行输出在内部环回至其串行输入。
失锁。当该时钟恢复环路已被锁定在输入数据流和所述相位
从REFCLK相差小于100ppm ,然后LOL高。当输入数据的相位
流从REFCLK相差超过100ppm ,则LOL低。如果差异过大( >
为500ppm ) , LOL的输出是无效的。
环路定时模式。当高时,PLL时钟合成器旁路。所恢复的时钟
定时,用于发送所述发送数据。
信号丢失。当没有转变为超过230出现在输入数据流
s,
的损失
信号发生和服务水平变高。该器件还传送所有下游使用REFCLK零
作为时钟源。当一个有效的SONET信号接收LOS信号变为低电平。
PRBS测试启用。当该引脚为高电平时,器件放入PRBS测试模式。
可编程的去加重控制。这两个比特的组合可以被用来优化串行
数据传输。
极性选择。这个销与SIGDET销使用的,设置SIGDET的极性。当高,
SIGDET是一个低电平有效信号。当低, SIGDET是一个积极的高信号。
自动变速率检测输出。当AUTO_DETECT为高时,自动检测电路生成
这两个位以指示所述数据传输速率为下游设备。
TXFIFO和LOL复位引脚。低复位高是正常现象。
73
74
66–63,
60–57
56
55
88–81
99
98
LVDS输出
帧同步脉冲。这个信号表示进来的数据流的帧边界。如果
帧检测电路被使能时,FSYNC脉冲为4 RXCLKP和RXCLKN时钟周期时,它
检测到取景模式。
接收数据引脚。这个总线上的并行数据是关于RXCLKP的下降沿(参阅图有效
7
).
RXDATA0是在时间上接收到的第一个比特。
接收数据的奇偶校验位输出
传输数据引脚。该总线上的并行数据同步于TXCLKP的上升沿。 TXDATA0是
在时间上的第一个位发送。
发送数据奇偶校验输入
LVDS输出
LVDS输出
LVDS输入
LVDS输入
CONFIG0,
CONFIG1
启用
FRAME_EN
LCKREFN
LLOOP
大声笑
17
18
44
27
24
53
45
LOOPTIME
LOS
51
46
TTL输入(带
下拉)
TTL输出
PRBSEN
PRE1 , PRE2
PS
RATEOUT0,
RATEOUT1
RESET
41
图4和5
21
37
36
48
TTL输入(带
下拉)
TTL输入(带
下拉)
TTL输入(带
下拉)
TTL输出
TTL输入
4
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表1.终端功能(续)
终奌站
名字
RLOOP
RSEL0,
RSEL1
RX_MONITOR
54
39
38
47
TYPE
TTL输入(带
下拉)
TTL输入(带
下拉)
TTL输入(带
下拉)
TTL输入(带
下拉)
描述
远端环回启用。当高电平时,串行输入在内部环回至其串行输出
从串行数据中提取的定时。
数据速率配置引脚。使器件的四个数据速率操作之一的: OC- 48 ,
OC- 24 ,OC- 12 ,或OC -3。
在中继器模式RX并行数据显示器。当设备在把这个引脚用于
中继模式。当高, RX解复用电路使能和并行数据出现。
当为低电平时,多路分解器被关闭,以节省电力。
信号检测。该管脚通常连接到光接收器的输出。这可能信号
为高有效或低视光接收器上。该SIGDET输入异或与
在PS引脚来选择活动状态。当SIGDET处于非活动状态时,数据被处理
正常。当被激活时,表示信号事件的损失中,发射机发送全零和
强制LOS信号变为高电平。
生产测试模式使能。该引脚应悬空或接低电平。
奇偶校验器的输出。发射器上的检查的并行侧的内部奇偶校验器
偶校验。如果有一个奇偶错误时,该引脚被低脉冲为2个时钟周期。
PRBS测试结果。该引脚报告的PRBS测试结果( =高通)的状态。当
PRBSEN被禁用, PRBSPASS引脚设置为低电平。当PRBSEN启用并有效的PRBS
被接收,则PRBSPASS销被设置为高。
参考时钟选择。该设备可以接受的155.52 MHz或622.08 MHz的时钟频率,
选择由该管脚( 0 = 622.08 MHz的模式, 1 = 155.52 - MHz模式) 。
SPILL 49 TTL输出TX FIFO输出的碰撞
电源和保留引脚
GND
1 , 6 , 19 , 23 ,地面
26, 28, 30,
31, 33
10, 13
61, 69, 76,
77, 89, 93,
96, 100
12
52
3, 22, 25,
29, 32, 35,
50
7, 16
62, 72, 75,
78, 90, 91,
92, 97
11
数字逻辑地
SigDet
20
TESTEN
PAR_VALID
PRBSPASS
43
2
42
TTL输入(带
下拉)
TTL输出
TTL输出
REFCLKSEL
40
TTL输入(带
下拉)
GNDA
GNDLVDS
模拟地
LVDS地
GNDPLL
RSVD
VDD
供应
版权所有
供应
PLL地面
该引脚必须连接到地或悬空的正常运行。
数字逻辑电源电压( 2.5 V)
VDDA
VDDLVDS
供应
供应
模拟电源电压( 2.5 V )
LVDS的电源电压( 2.5V)
VDDPLL
供应
PLL供电电压( 2.5 V )
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OC- 48/24 /12/3 SONET / SDH的多速率收发
特点
完全集成的SONET / SDH收发器
支持时钟/数据恢复和
复用器/解复用器的功能
支持OC- 48 , OC- 24 , OC- 12 ,千兆位
以太网和OC- 3的数据速率与自动变速率
发现
支持仅发送,接收器只,
收发器和转发器功能于一身
单片机通过引脚配置
支持SONET / SDH帧检测
片PRBS生成和验证
支持4位LVDS ( OIF99.102 )电气
接口
奇偶校验及其产生的LVDS
接口
采用2.5 V电源
接口背板,铜电缆,或
光模块
热插拔保护
低抖动PECL兼容的差分串行
接口采用可编程去加重
串行输出
片上端接的LVDS和PECL
兼容接口
接收器差分输入阈值150毫伏
支持SONET环路定时
低功耗CMOS
ESD保护>2千伏
155 - MHz或622 MHz的参考时钟
保持时钟输出的数据的缺失
本地和远程环回
100引脚PZP封装PowerPad
设计采用5毫米
×
5毫米(典型值)散热器
描述
该SLK2511B是一种单芯片多速率收发器IC用于推导用于高速定时信号
SONET / SDH设备为主。芯片进行时钟和数据恢复,串行到并行/并行 - 串行
转化率和帧检测功能符合SONET / SDH标准。
该设备可以通过率被配置下的OC-48进行操作, OC- 24 ,OC- 12或OC-3的数据速率
选择引脚或自动变速率检测功能。外部参考时钟在155.52 MHz或622.08工作
兆赫是所必需的恢复回路,而且还提供了一个稳定的时钟源在没有串行数据的
转场。
该SLK2511B接受4位LVDS并行数据/时钟和生成NRZ SONET / SDH兼容的信号
OC - 3 , OC- 12 , OC- 24或OC- 48速率。它也将恢复数据和时钟从串行SONET流和
解复用成4位LVDS并行数据进行全双工操作。 TXDATA0和RXDATA0是第一位
被发送和接收的时间,分别。串行接口是一个低抖动,PECL兼容
差分接口。
该SLK2511B提供了一套全面的内置测试自我测试目的,包括本地和远程
环回和PRBS ( 2
7
-1)的生成和验证。
该器件采用100引脚VQFP封装,需要一个2.5 V电源3.3 V容限输入上
控制引脚。该SLK2511B是省电,散热小于900 mW的2.488 Gbps的,在OC- 48数据
率,它的特点是操作温度范围为-40 ° C至85°C 。
可用软件包选项
(1)
T
A
-40 ° C至85°C
(1)
使用PowerPad QUAD ( PZP )
SLK2511BPZP
对于最新的封装和订购信息,请参阅封装选项附录结束
本文档,或参阅TI的网站
www.ti.com
请注意,一个重要的通知有关可用性,标准保修,并在得克萨斯州的关键应用程序使用
仪器的半导体产品和免责条款及其出现在此数据表的末尾。
使用PowerPad是德州仪器的商标。
PRODUCTION数据信息为出版日期。
产品符合占德州条款规范
仪器标准保修。生产加工过程中不
不一定包括所有参数进行测试。
2007 ,德州仪器
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这些器件具有有限的内置ESD保护。引线应短接在一起或设备放置在导电泡棉
储存或搬运过程中,以防止对静电损坏MOS大门。
框图
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表1.端子功能
终奌站
名字
时钟引脚
REFCLKP ,
REFCLKN
RXCLKP ,
RXCLKn
TXCLKP ,
TXCLKn
TXCLKSRCP ,
TXCLKSRCN
串行端数据引脚
SRXDIP ,
SRXDIN
STXDOP ,
STXDON
14
15
9
8
PECL兼容
输入
PECL兼容
输入
接收差分对;高速串行输入。
传输差分对;高速串行输出。
94
95
67
68
79
80
70
71
LVDS / PECL
兼容输入
LVDS输出
LVDS输入
LVDS输出
差分参考输入时钟。有一个片100 Ω的终端电阻差异
放置REFCLKP和REFCLKN之间。直流偏压,还提供片上进行交流耦合
情况。
接收数据的时钟。上RXDATA的数据(0: 3)是关于RXCLKP的下降沿。的接口
RXDATA (0: 3)和RXCLKP是源同步的(见
图7)。
数据传输时钟。上TXDATA的数据(0: 3)被锁存TXCLKP的上升沿。
发送时钟源。从SLK2511B产生向下游装置的时钟源
(即,成帧器)可用于由下游设备来发送数据返回给SLK2511B 。
这个时钟是频率锁定到本地参考时钟。
TYPE
描述
平行的数据引脚
FSYNCP ,
FSYNCN
RXDATA [0:3 ]
P / N
RXPARP ,
RXPARN
TXDATA [0:3 ]
P / N
TXPARP ,
TXPARN
控制/状态引脚
AUTO_DETECT
34
TTL输入(带
下拉)
TTL输入(带
下拉)
TTL输入(带
拉)
TTL输入(带
拉)
TTL输入(带
拉)
TTL输入(带
下拉)
TTL输出
数据传输速率自动检测启用。启用自动检测功能,针对不同的数据速率。当
AUTO_DETECT为高时,自动检测电路产生RATEOUT0和RATEOUT1到
指示数据速率与下游设备。
配置引脚。将设备的四种操作模式之一的: TX只,仅接收,
收发器或中继器模式。 (见
表4)
待机启用。当该引脚保持低电平时,器件的IDDQ测试无效。当高,
装置正常工作。
帧同步启用。当该引脚为高电平,字节的帧同步电路
对准接通。
锁定参考。当低, RXCLKP / N输出被强制锁定到REFCLK 。当高,
RXCLKP / N是分频时钟从接收的串行数据中提取。
本地环回启用。当高电平时,串行输出在内部环回至其串行输入。
失锁。当该时钟恢复环路已被锁定在输入数据流和所述相位
从REFCLK相差小于100ppm ,然后LOL高。当输入数据的相位
流从REFCLK相差超过100ppm ,则LOL低。如果差异过大( >
为500ppm ) , LOL的输出是无效的。
环路定时模式。当高时,PLL时钟合成器旁路。所恢复的时钟
定时,用于发送所述发送数据。
信号丢失。当没有转变为超过230出现在输入数据流
s,
的损失
信号发生和服务水平变高。该器件还传送所有下游使用REFCLK零
作为时钟源。当一个有效的SONET信号接收LOS信号变为低电平。
PRBS测试启用。当该引脚为高电平时,器件放入PRBS测试模式。
可编程的去加重控制。这两个比特的组合可以被用来优化串行
数据传输。
极性选择。这个销与SIGDET销使用的,设置SIGDET的极性。当高,
SIGDET是一个低电平有效信号。当低, SIGDET是一个积极的高信号。
自动变速率检测输出。当AUTO_DETECT为高时,自动检测电路生成
这两个位以指示所述数据传输速率为下游设备。
TXFIFO和LOL复位引脚。低复位高是正常现象。
73
74
66–63,
60–57
56
55
88–81
99
98
LVDS输出
帧同步脉冲。这个信号表示进来的数据流的帧边界。如果
帧检测电路被使能时,FSYNC脉冲为4 RXCLKP和RXCLKN时钟周期时,它
检测到取景模式。
接收数据引脚。这个总线上的并行数据是关于RXCLKP的下降沿(参阅图有效
7
).
RXDATA0是在时间上接收到的第一个比特。
接收数据的奇偶校验位输出
传输数据引脚。该总线上的并行数据同步于TXCLKP的上升沿。 TXDATA0是
在时间上的第一个位发送。
发送数据奇偶校验输入
LVDS输出
LVDS输出
LVDS输入
LVDS输入
CONFIG0,
CONFIG1
启用
FRAME_EN
LCKREFN
LLOOP
大声笑
17
18
44
27
24
53
45
LOOPTIME
LOS
51
46
TTL输入(带
下拉)
TTL输出
PRBSEN
PRE1 , PRE2
PS
RATEOUT0,
RATEOUT1
RESET
41
图4和5
21
37
36
48
TTL输入(带
下拉)
TTL输入(带
下拉)
TTL输入(带
下拉)
TTL输出
TTL输入
4
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表1.终端功能(续)
终奌站
名字
RLOOP
RSEL0,
RSEL1
RX_MONITOR
54
39
38
47
TYPE
TTL输入(带
下拉)
TTL输入(带
下拉)
TTL输入(带
下拉)
TTL输入(带
下拉)
描述
远端环回启用。当高电平时,串行输入在内部环回至其串行输出
从串行数据中提取的定时。
数据速率配置引脚。使器件的四个数据速率操作之一的: OC- 48 ,
OC- 24 ,OC- 12 ,或OC -3。
在中继器模式RX并行数据显示器。当设备在把这个引脚用于
中继模式。当高, RX解复用电路使能和并行数据出现。
当为低电平时,多路分解器被关闭,以节省电力。
信号检测。该管脚通常连接到光接收器的输出。这可能信号
为高有效或低视光接收器上。该SIGDET输入异或与
在PS引脚来选择活动状态。当SIGDET处于非活动状态时,数据被处理
正常。当被激活时,表示信号事件的损失中,发射机发送全零和
强制LOS信号变为高电平。
生产测试模式使能。该引脚应悬空或接低电平。
奇偶校验器的输出。发射器上的检查的并行侧的内部奇偶校验器
偶校验。如果有一个奇偶错误时,该引脚被低脉冲为2个时钟周期。
PRBS测试结果。该引脚报告的PRBS测试结果( =高通)的状态。当
PRBSEN被禁用, PRBSPASS引脚设置为低电平。当PRBSEN启用并有效的PRBS
被接收,则PRBSPASS销被设置为高。
参考时钟选择。该设备可以接受的155.52 MHz或622.08 MHz的时钟频率,
选择由该管脚( 0 = 622.08 MHz的模式, 1 = 155.52 - MHz模式) 。
SPILL 49 TTL输出TX FIFO输出的碰撞
电源和保留引脚
GND
1 , 6 , 19 , 23 ,地面
26, 28, 30,
31, 33
10, 13
61, 69, 76,
77, 89, 93,
96, 100
12
52
3, 22, 25,
29, 32, 35,
50
7, 16
62, 72, 75,
78, 90, 91,
92, 97
11
数字逻辑地
SigDet
20
TESTEN
PAR_VALID
PRBSPASS
43
2
42
TTL输入(带
下拉)
TTL输出
TTL输出
REFCLKSEL
40
TTL输入(带
下拉)
GNDA
GNDLVDS
模拟地
LVDS地
GNDPLL
RSVD
VDD
供应
版权所有
供应
PLL地面
该引脚必须连接到地或悬空的正常运行。
数字逻辑电源电压( 2.5 V)
VDDA
VDDLVDS
供应
供应
模拟电源电压( 2.5 V )
LVDS的电源电压( 2.5V)
VDDPLL
供应
PLL供电电压( 2.5 V )
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    电话:0755-82780082
    联系人:杨小姐
    地址:深圳市福田区振兴路156号上步工业区405栋3层

    SLK2511B
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    -
    -
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