【SLK2511OC- 48/24 /12/3 SONET / SDH的多速率收发SLLS522A -】,IC型号SLK2511,SLK2511 PDF资料,SLK2511经销商,ic,电子元器件-51电子网

SLK2511

OC- 48/24 /12/3 SONET / SDH的多速率收发

SLLS522A - 2002年6月 - 修订2002年10月

完全集成的SONET / SDH收发器

支持时钟/数据恢复和

复用器/解复用器的功能

支持OC- 48 ， OC- 24 ， OC- 12 ，千兆位

以太网和OC- 3的数据速率与自动变速率

发现

支持仅发送，接收器只，

收发器和转发器功能于一身

单片机通过引脚配置

支持SONET / SDH帧检测

片PRBS生成和验证

支持4位LVDS （ OIF99.102 ）电气

接口

奇偶校验和生成的

LVDS接口

采用2.5 V电源

接口背板，铜电缆，或

光模块

热插拔保护

低抖动PECL兼容差

串行接口可编程

去重的串行输出

片上端接的LVDS和PECL

兼容接口

接收器差分输入阈值

150 mV的最小

支持SONET环路定时

低功耗CMOS

ESD保护>2千伏

155 - MHz或622 MHz的参考时钟

保持时钟输出的数据的缺失

本地和远程环回

100引脚PZP封装PowerPad

设计采用5×5毫米（典型值）散热器

描述

该SLK2511是一种单芯片多速率收发器IC用于导出用于SONET / SDH高速时序信号

基于设备。芯片进行时钟和数据恢复，串行到并行/并行 - 串行转换

和帧检测功能符合SONET / SDH标准。

该设备可以通过率被配置下的OC-48进行操作， OC- 24 ，OC- 12或OC-3的数据速率

选择引脚或自动变速率检测功能。在155.52 MHz的外部参考时钟或操作

622.08兆赫是所必需的恢复回路，而且还提供了一个稳定的时钟源在没有串行

数据转换。

该SLK2511接受4位LVDS并行数据/时钟和生成NRZ SONET / SDH兼容的信号

OC - 3 ， OC- 12 ， OC- 24或OC- 48速率。它也将恢复数据和时钟从串行SONET流和

解复用成4位LVDS并行数据进行全双工操作。 TXDATA0和RXDATA0是第一位

被发送和接收的时间，分别。串行接口是一个低抖动，PECL兼容

差分接口。

该SLK2511提供了一套全面的内置测试自我测试目的，包括本地和远程

环回和PRBS （ 2

-1）的生成和验证。

该器件采用100引脚VQFP封装，需要一个2.5 V电源3.3 V容限输入上

控制引脚。该SLK2511是省电，散热小于900 mW的2.488 Gbps的，在OC- 48数据

率，它的特点是操作温度范围为-40 ° C至85°C 。

可选项

包

- 40 ° C至85°C

使用PowerPad QUAD

（ PZP ）

SLK2511IPZP

请注意，一个重要的通知有关可用性，标准保修，并且在关键的应用程序中使用

德州仪器公司的半导体产品和免责条款及其出现在此数据表的末尾。

使用PowerPad是德州仪器的商标。

PRODUCTION数据信息为出版日期。

产品符合每德州仪器条款规范

标准保修。生产加工并不包括

所有测试参数。

版权

2002年，德州仪器

邮政信箱655303

达拉斯，德克萨斯州75265

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OC- 48/24 /12/3 SONET / SDH的多速率收发

SLLS522A - 2002年6月 - 修订2002年10月

框图

PRBSEN

PRBS

发电机

溢

2:1

MUX

4:1

MUX

STXDOP

STXDON

4-Bit

FIFO

TXDATA0..TXDATA3

TXCLKP

TXCLKn

TXPARP

TXPARN

PAR_VALID

RLOOP

TXCLKSRCP

TXCLKSRCN

REFCLKP

REFCLKN

REFCLKSEL

LCKREFN

LOOPTIME

RSEL(0–1)

所有的逻辑

RESET

大声笑

LLOOP

PRBSPASS

奇偶

检查

发送时钟

合成

MUX

率

SELECT

回收

时钟

接收时钟

恢复

PRBS

验证

RXDAT0..RXDATA3

4-Bit

2:1

MUX

FRAME

SYNC

1:4

MUX

SRXDIP

SRXDIN

LOS

SigDet

奇偶

发电机

RXPARP

RXPARN

RXCLKP

RXCLKn

FRAMEn

FSYNCP

FSYNCN

DIV

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PZP封装

（ TOP VIEW ）

100

GNDLVDS

TXPARP

TXPARN

VDDLVDS

GNDLVDS

REFCLKN

REFCLKP

GNDLVDS

VDDLVDS

GNDLVDS

TXDATA0P

TXDATA0N

TXDATA1P

TXDATA1N

TXDATA2P

TXDATA2N

TXDATA3P

TXDATA3N

TXCLKn

TXCLKP

VDDLVDS

GNDLVDS

GND

PAR_VALID

VDD

PRE1

PRE2

GND

VDDA

STXDON

STXDOP

GNDA

VDDPLL

GNDPLL

GNDA

SRXDIP

SRXDIN

VDDA

CONFIG0

CONFIG1

GND

SigDet

VDD

GND

LCKREFN

VDD

VDDLVDS

FSYNCN

FSYNCP

VDDLVDS

TXCLKSRCN

TXCLKSRCP

GNDLVDS

RXCLKn

RXCLKP

RXDATA0P

RXDATA0N

RXDATA1P

RXDATA1N

VDDLVDS

GNDLVDS

RXDATA2P

RXDATA2N

RXDATA3P

RXDATA3N

RXPARP

RXPARN

RLOOP

LLOOP

RSVD

LOOPTIME

GND

FRAME_EN

GND

VDD

GND

VDD

GND

AUTO_DETECT

VDD

RATEOUT1

RATEOUT0

RSEL1

RSEL0

REFCLKSEL

PRBSEN

PRBSPASS

TESTEN

启用

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大声笑

LOS

RX_MONITOR

RESET

溢

VDD

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终端功能

时钟引脚

终奌站

名字

REFCLKP ，

REFCLKN

RXCLKP ，

RXCLKn

TXCLKP ，

TXCLKn

TXCLKSRCP ，

TXCLKSRCN

号

TYPE

LVDS / PECL

兼容输入

LVDS输出

LVDS输入

LVDS输出

描述

差分参考输入时钟。有一个片100 Ω的终端电阻差异

放置REFCLKP和REFCLKN之间。直流偏压，还提供片上进行交流耦合

情况。

接收数据的时钟。上RXDATA的数据（0： 3）是关于RXCLKP的下降沿。接口

RXDATA的（0： 3）和RXCLKP是源同步（参见图7）。

数据传输时钟。上TXDATA的数据（0： 3）被锁存TXCLKP的上升沿。

发送时钟源。从SLK2511产生向下游装置的时钟源

（即，成帧器）可用于由下游设备来发送数据返回给SLK2511 。

这个时钟是频率锁定到本地参考时钟。

串行端数据引脚

终奌站

名字

SRXDIP ，

SRXDIN

STXDOP ，

STXDON

号

TYPE

PECL兼容

输入

PECL兼容

产量

描述

接收差分对;高速串行输入。

传输差分对;高速串行输出。

平行的数据引脚

终奌站

名字

FSYNCP ，

FSYNCN

RXDATA [0：3 ]

P / N

RXPARP ，

RXPARN

TXDATA [0：3 ]

P / N

TXPARP ，

TXPARN

号

66–63,

60–57

88–81

TYPE

LVDS输出

描述

帧同步脉冲。这个信号表示进来的数据流的帧边界。如果

帧检测电路使能，脉冲FSYNC四RXCLKP和RXCLKN时钟周期

当它检测到成帧模式。

接收数据引脚。这个总线上的并行数据是关于RXCLKP的下降沿有效（参见图7）。

RXDATA0是在时间上接收到的第一个比特。

接收数据的奇偶校验位输出

传输数据引脚。该总线上的并行数据同步于TXCLKP的上升沿。

TXDATA0是在时间上传输的第一个比特。

发送数据奇偶校验输入

LVDS输出

LVDS输入

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SLK2511

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终端功能（续）

控制/状态引脚

终奌站

名字

AUTO_DETECT

CONFIG0,

CONFIG1

启用

FRAME_EN

LCKREFN

LLOOP

大声笑

号

TYPE

TTL输入（带下拉）

TTL输入（带拉）

TTL输入（带下拉）

TTL输出

描述

数据传输速率自动检测启用。启用自动检测功能，针对不同的数据速率。

配置引脚。将设备的四种操作模式之一的：只有TX ， RX

只是，收发器或中继器模式。

待机启用。当该引脚保持低电平时，器件的IDDQ测试无效。

当高，设备运行正常。

帧同步启用。当该引脚为高电平时，帧同步电路

对于字节对齐接通。

锁定参考。当低， RXCLKP / N输出被强制锁定到REFCLK 。当

高， RXCLKP / N是分频时钟从接收的串行数据中提取。

本地环回启用。当高电平时，串行输出在内部环回至其

串行输入。

失锁。当该时钟恢复环路已锁定到输入数据流和

相位不同于由小于100ppm从REFCLK然后LOL高。时的相位

输入数据流从REFCLK相差超过100ppm ，则LOL低。如果

差别太大（ > 500ppm的）， LOL的输出是无效的。

环路定时模式。当高时，PLL时钟合成器旁路。该

恢复时钟定时，用于发送所述发送数据。

信号丢失。当没有转变为多出现在输入数据流

2.3

信号的损失和发生LOS变高。该器件还发送全零

使用REFCLK作为时钟源的下游。当一个有效的SONET信号是

接收LOS信号变为低电平。

PRBS测试启用。当该引脚为高电平时，器件放入PRBS

测试模式。

可编程的去加重控制。这两个比特的组合可以用于

优化的串行数据传输。

极性选择。这个销与SIGDET销使用的，设置SIGDET的极性。当

高， SIGDET是一个低电平有效信号。当低， SIGDET是一个积极的高信号。

自动变速率检测输出。当AUTO_DETECT高，自动检测电路

生成这两个位以指示数据速率与下游设备。

TXFIFO和LOL复位引脚。低复位高是正常现象。

远端环回启用。当高电平时，串行输入在内部环回至其

串行输出和从串行数据中提取的定时。

数据速率配置引脚。使器件的四个数据速率操作之一的：

OC-48 ，OC- 24 ，OC- 12或OC-3 。

在中继器模式RX并行数据显示器。当该装置被放在该管脚只用于

在中继器模式。当高， RX解复用电路使能和并行

数据被呈现。当为低电平时，多路分解器被关闭，以节省电力。

信号检测。该管脚通常连接到光接收器的输出。这

信号可以是高有效或低视光接收机上。该SIGDET

输入异或与PS引脚来选择活动的状态。当SIGDET是在

非活动状态时，数据被正常处理。当被激活时，指示信号的损失

事件中，发射机发送全零，迫使LOS信号变为高电平。

生产测试模式使能。该引脚应悬空或接低电平。

LOOPTIME

LOS

TTL输入（带下拉）

TTL输出

PRBSEN

PRE1,

PRE2

RATEOUT0,

RATEOUT1

RESET

RLOOP

RSEL0 ， RSEL1

RX_MONITOR

TTL输入（带下拉）

TTL输出

TTL输入

TTL输入（带下拉）

SigDet

TTL输入（带下拉）

TESTEN

TTL输入（带下拉）

邮政信箱655303

达拉斯，德克萨斯州75265