SL23EP09
低抖动和偏斜10到220兆赫零延迟缓冲器（ ZDB ）
主要特点
10至220 MHz的工作频率范围
低输出时钟歪斜： 45ps ，典型值
低输出时钟抖动：
25皮秒典型值的周期到周期抖动
15皮秒典型值周期抖动
低的部分，以部分输出偏斜： 90 ps的，典型值
宽2.5 V至3.3 V电源电压范围
低功耗：
26毫安-MAX在66 MHz和VDD = 3.3 V
24毫安-MAX在66 MHz和VDD = 2.5V
一个输入驱动器被划分为4 + 4 + 1输出9
选择模式，旁路PLL和三态输出
SpreadThru PLL允许使用的SSCG
标准清晰度和高驱动器选项
采用16引脚SOIC和TSSOP封装
提供商业级和工业级
描述
该SL23EP09是一个低偏移，低抖动和低功耗的零
延迟缓冲器（ ZDB ）设计生产多达9个时钟
从一（1）的参考输入时钟输出，用于高速
时钟分配的应用程序。
该产品具有一个片上PLL用于锁定到输入
在CLKIN时钟和从内部获得的反馈
CLKOUT引脚。
该SL23EP09有每四两（ 2 ）时钟驱动银行
（4）时钟输出。这些输出是由两个（2）控制
选择输入引脚S1和S2 。当只有四（4）输出
需要的话，四（4 ）银行- B输出时钟缓冲器三态
以降低功耗和抖动。在选择输入即可
也可用于三态两家银行A和B或驱赶他们
直接从输入旁路PLL和使
产品表现得像一个非零延迟缓冲器（ NZDB ） 。
高驱动版本可在高达220MHz的200MHz的和
分别为3.3V和2.5V电源。
应用
打印机，多功能一体机和数码复合机
个人电脑和工作站
路由器，交换机和服务器
数字嵌入式系统
好处
到输入时钟的九（9）分布
标准清晰度和高Dirive水平控制阻抗
电平，频率范围和EMI
低功耗，抖动和偏斜
低成本
框图
低电网和
低抖动
P LL
LKIN
MUX
CLK OU牛逼
CLK A1
CLK A2
LKA3
CLKA4
S2
输入选择
解码逻辑
S1
CLKB1
LKB2
LKB3
2
2
LKB4
VD
GN
1.1版， 2007年2月2日
分页： 13 1
2200 LAURELWOOD路，圣克拉拉， CA 95054电话： （ 408 ） 855-0555传真： （ 408 ） 855-0550 www.SpectraLinear.com
SL23EP09
引脚配置
16引脚SOIC和TSSOP
引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
引脚名称
CLKIN
CLKA1
CLKA2
VDD
GND
CLKB1
CLKB2
S2
S1
CLKB3
CLKB4
GND
VDD
CLKA3
CLKA4
CLKOUT
PIN TYPE
输入
产量
产量
动力
动力
产量
产量
输入
输入
产量
产量
动力
动力
产量
产量
产量
引脚说明
基准的时钟频率输入。弱下拉（ 250K ） 。
缓冲时钟输出，银行A.弱下拉（ 250K ） 。
缓冲时钟输出，银行A.弱下拉（ 250K ） 。
3.3V或2.5V电源。
电源地。
缓冲时钟输出，银行B.弱下拉（ 250K ） 。
缓冲时钟输出，银行B.弱下拉（ 250K ） 。
选择输入，选择引脚S2 。弱上拉（ 250K ） 。
选择输入，选择引脚S1 。弱上拉（ 250K ） 。
缓冲时钟输出，银行B.弱下拉（ 250K ） 。
缓冲时钟输出，银行B.弱下拉（ 250K ） 。
电源地。
3.3V或2.5V电源。
缓冲时钟输出，银行A.弱下拉（ 250K ） 。
缓冲时钟输出，银行A.弱下拉（ 250K ） 。
缓冲时钟输出， PLL内部反馈输出。弱下拉（ 250K ） 。
1.1版， 2007年2月2日
分页： 13 2
SL23EP09
概述
该SL23EP09是一个低偏移，低抖动的零延迟缓冲器
具有非常低的工作电流。
该产品包括一个片上高性能PLL，它
锁定到输入的参考时钟，并产生九（9）
输出的时钟驱动器跟踪输入参考时钟
系统要求时钟分配。
除了CLKOUT的是，用于为内部PLL
反馈，有两个（2）银行具有四个（4）输出
每个存储体，使总的可用输出数
钟到九（9） 。
输入和输出频率范围
输入和输出频率范围是相同的。但是，它
依赖于如在下面给出的VDD和驱动电平
表1中。
选择输入控制
该SL23EP09提供两（2 ）输入选择控制引脚
称为S1和S2 。该功能使用户能够选择
输出时钟银行A和银行B，输出的各种状态
源和如表2所示的PLL的关断特性。
在S1 （引脚9 ）和S2 （引脚8 ）输入包括250
上拉电阻连接到VDD。
PLL旁路模式
如果S2和S1引脚的逻辑高（1）和低（0）
分别在片上PLL关闭和旁路，
和所有的九个输出时钟A银行， B银行和CLKOUT
时钟都直接从参考输入时钟驱动。在
这种操作模式SL23EP09像一个非ZDB扇出
缓冲区。
高和低驱动器产品选项
该SL23EP09提供高驱动器“ -1H”和
标准驱动器“-1”的选项。这些驱动器选项启用
用户控制的负载水平，频率范围和EMI
控制权。请参阅用于详细的交流电表。
歪斜和零延迟
所有输出应该推动类似的负载，以实现输出用于─
定在输出偏移和输入 - 输出规格
AC电气表。然而，零输入之间的延迟
和输出可以通过改变的量，来调节
CLKOUT相对于因为银行A和B的时钟
CLKOUT是反馈到PLL 。
电源电压范围（ VDD ）
该SL23EP09被设计在一个很宽的功率来操作
电源电压范围从2.3V （最小值）至3.6V （最大） 。内部导通
片上稳压器用于提供PLL恒功率
供给1.8V ，导致一个一致和稳定的PLL
中的歪斜，抖动和功率方面的电气性能
耗散。联系SLI的1.8V电源版本ZDB
所谓SL23EPL09 。
弱
Vdd的（V）的
3.3
3.3
2.5
2.5
DRIVE
高
性病
高
性病
敏（兆赫）
10
10
10
10
马克斯（兆赫）
220
167
200
133
表1.输入/输出频率范围
如果在输入时钟频率是直流电压（ GND至VDD）时，这是
由一个输入频率检测电路和所有检测到的
9个时钟输出被强制为Hi -Z 。该PLL是
关机，以节省电力。在这种关机状态下，该产品
功耗低于12电源电流。
SpreadThru
特征
如果一个扩频时钟（SSC）被用作一个
输入时钟，则SL23EP09被设计成通过
从调制扩频时钟（ SSC ）信号，其
参考输入到输出时钟。相同的扩展
在输入特性是通过锁相环传递和
没有任何退化的驱动程序在传播百分比（％ ）
传播形象和调制频率
1.1版， 2007年2月2日
第13 3
SL23EP09
S2
0
0
1
1
S1
0
1
0
1
时钟A1A4
三州
驱动的
驱动的
驱动的
时钟B1-4
三州
三州
驱动的
驱动的
CLKOUT
驱动的
驱动的
驱动的
驱动的
输出源
PLL
PLL
参考
PLL
PLL状态
On
On
关闭
On
表2.选择输入解码
图1. CLKIN输入到CLK甲乙延迟
（在CLKOUT和CLK A和B之间的负载差异计算）
1.1版， 2007年2月2日
第13 4
SL23EP09
绝对最大额定值
描述
电源电压（VDD）
所有输入和输出
工作环境温度
工作环境温度
储存温度
结温
焊接温度
ESD额定值（人体模型）
MIL -STD -883方法3015
在操作中，C级
在操作中，我级
不通电
在操作中，电源被施加
条件
分钟。
– 0.5
– 0.5
0
– 40
– 65
–
–
2000
马克斯。
4.6
VDD+0.5
70
85
150
125
260
–
单位
V
V
°C
°C
°C
°C
°C
V
工作条件：
除非另有说明， VDD = 2.3V至3.6V ，并同时适用于C级和I级
符号
VDD3.3
VDD2.5
TA
描述
3.3V电源电压
2.5V电源电压
工作温度（环境）
3.3V+/-10%
2.5V+/-10%
广告
产业
条件
分钟。
3.0
2.3
0
–40
–
–
–
–
–
–
–
–
175
1.2
0.8
29
41
37
41
马克斯。
3.6
2.7
70
85
30
30
22
22
15
15
15
5
325
单位
V
V
°C
°C
pF
pF
pF
pF
pF
pF
pF
pF
k
兆赫
兆赫
CLOAD
负载电容
<100兆赫， 3.3V
<100兆赫， 2.5V高驱动器
<133.3兆赫， 3.3V
<133.3兆赫， 2.5V高驱动器
<133.3兆赫， 2.5V与标准驱动器
>133.3兆赫， 3.3V
>133.3兆赫， 2.5V高驱动器
CIN
RPU / D
CLBW
输入电容
上拉和下拉电阻
闭环带宽
S1，S2和CLKIN引脚
Pins-12/3/6/7/8/9/10/11/14/15/16
250K -typ
3.3V （典型值）
2.5V （典型值）
ZOUT
输出阻抗
3.3V （典型值） ，高驱动
3.3V （典型值） ，标准驱动器
2.5V （典型值） ，高驱动
2.5V （典型值） ，标准驱动器
1.1版， 2007年2月2日
第13个5
QQ：2881677436 复制
