SL2309
描述
该SL2309是一种低偏移，低抖动和低功耗的零
延迟缓冲器（ ZDB ）设计生产多达九（ 9 ）
时钟输出从一（1）的参考输入时钟，对高
高速时钟分配的应用程序。
该产品具有一个片上PLL用于锁定到输入
在CLKIN时钟和接收来自内部的反馈
CLKOUT引脚。
该SL2309拥有每四两（ 2 ）时钟驱动银行
（4）时钟输出。这些输出是由两个（2）控制
选择输入引脚S1和S2 。当只有四（4）输出
都需要，四（4）行- B输出的时钟缓冲器可以是三
说来减少功耗和抖动。选择
输入也可用于三态两家银行A和B或
直接从输入驱动它们绕过PLL和
使产品表现得像一个非零延迟缓冲器
（ NZDB ） 。
高驱动器（ -1H ）版本可在高达140MHz的和
低驱动（ -1 ）版本可在高达100MHz的电压为3.3V 。
低抖动和偏斜10到140兆赫零延迟缓冲器（ ZDB ）
主要特点
10 140 MHz的工作频率范围
低输出时钟歪斜： 50ps的，典型值
低输出时钟抖动：
50皮秒典型值的周期到周期抖动
低的部分，以部分输出偏斜： 150 ps的，典型值
3.3 V电源电压范围
低功耗：
28毫安-MAX在66兆赫
44毫安-max在140兆赫
一个输入驱动器被划分为4 + 4 + 1输出9
选择模式，旁路PLL和三态输出
SpreadThru PLL允许使用的SSCG
标准清晰度和高驱动器选项
采用16引脚SOIC和TSSOP封装
提供商业级和工业级
打印机和多功能一体机
数码复合机
个人电脑和工作站
数字电视
路由器，交换机和服务器
数字嵌入式系统
应用
好处
到输入时钟的九（9）分布
标准清晰度和高Dirive水平控制阻抗
电平，频率范围和EMI
低功耗，抖动和偏斜
低成本
框图
低电网和
低抖动
P LL
LKIN
MUX
CLK OU牛逼
CLK A1
CLK A2
LKA3
CLKA4
S2
输入选择
解码逻辑
S1
CLKB1
LKB2
LKB3
2
2
LKB4
VD
GN
1.1版， 2007年5月29日
第12页1
2200 LAURELWOOD路，圣克拉拉， CA 95054电话： （ 408 ） 855-0555传真： （ 408 ） 855-0550 www.SpectraLinear.com
SL2309
引脚配置
16引脚SOIC和TSSOP
引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
引脚名称
CLKIN
CLKA1
CLKA2
VDD
GND
CLKB1
CLKB2
S2
S1
CLKB3
CLKB4
GND
VDD
CLKA3
CLKA4
CLKOUT
PIN TYPE
输入
产量
产量
动力
动力
产量
产量
输入
输入
产量
产量
动力
动力
产量
产量
产量
引脚说明
基准的时钟频率输入。弱下拉（ 250kΩ ） 。
缓冲时钟输出，银行A.弱下拉（ 250kΩ ） 。
缓冲时钟输出，银行A.弱下拉（ 250kΩ ） 。
3.3V电源。
电源地。
缓冲时钟输出，银行B.弱下拉（ 250kΩ ） 。
缓冲时钟输出，银行B.弱下拉（ 250kΩ ） 。
选择输入，选择引脚S2 。弱上拉（ 250kΩ ） 。
选择输入，选择引脚S1 。弱上拉（ 250kΩ ） 。
缓冲时钟输出，银行B.弱下拉（ 250kΩ ） 。
缓冲时钟输出，银行B.弱下拉（ 250kΩ ） 。
电源地。
3.3V电源。
缓冲时钟输出，银行A.弱下拉（ 250kΩ ） 。
缓冲时钟输出，银行A.弱下拉（ 250kΩ ） 。
缓冲时钟输出， PLL内部反馈输出。弱下拉（ 250kΩ ） 。
1.1版， 2007年5月29日
第12页2
SL2309
概述
该SL2309是一种低偏移，低抖动的零延迟缓冲器，
非常低的工作电流。
该产品包括一个片上高性能PLL
该锁定到输入的参考时钟，产生9
（9）输出的时钟驱动器的跟踪输入的参考时钟
对于需要时钟分配系统。
除了CLKOUT的是，用于为内部PLL
反馈，有两个（2）银行具有四个（4）输出
每个存储体，使总的可用输出数
钟到九（9） 。
输入和输出频率范围
输入和输出频率范围是相同的。但是，它
依赖于驱动器和CL水平在下面给出
表1中。
DRIVE
高
高
低
低
CL（ PF）的
15
30
15
30
敏（兆赫）
10
10
10
10
马克斯（兆赫）
140
100
100
66
选择输入控制
该SL2309提供了两个（ 2 ）输入选择控制引脚
所谓的S1 （引脚9 ）和S2 （引脚8 ） 。通过此功能，
用户可以选择输出时钟银行-A的各种状态和
银行-B ，输出源和PLL关闭功能的
在表2中示出。
在S1 （引脚9 ）和S2 （引脚8 ）输入包括250 kΩ的弱
上拉电阻连接到VDD。
PLL旁路模式
如果在S1和S2的引脚是逻辑低（0）和高（1）
分别在片上PLL关闭和旁路，
和所有的九个输出时钟A银行， B银行和
CLKOUT的时钟都直接从参考驱动
输入时钟。在这种操作模式下SL2309就像一个
非ZDB扇出缓冲器。在此操作模式中，输入
掉电检测电路被禁止，输出
按照从直流的输入时钟基于额定频率
在驱动器级别和负载规范。
高和低驱动器产品选项
该SL2309提供高驱动器“ -1H”和标准
驱动器“-1”的选项。这些驱动器选项使用户
以控制负载的水平，频率范围和EMI 。请参阅
开关电气表的细节。
歪斜和零延迟
所有输出应该推动类似的负载，实现了
输出至输出偏移和输入 - 输出规格
切换电表中给出。然而，零
输入和输出之间的延迟可以通过调节
改变加载在CLKOUT相对于河岸
既然CLKOUT B时钟是反馈到PLL 。
电源电压范围（ VDD ）
该SL2309是专为VDD = 3.3V操作（ +/-
10％）。内置片上稳压器是用来
提供的PLL 1.8V的恒定电源，从而导致
在条件一致和稳定的PLL电气性能
的歪斜，抖动和功率耗散。
请参阅SL23EP09为3.3V至2.5V ，并SL23EPL09的
1.8V电源运作。
表1.输入/输出频率范围
如果输入时钟是直流电压（ GND至VDD）或浮动，这是
由一个输入频率检测电路和所有检测到的
9个时钟输出被强制为Hi -Z 。该PLL是
关机，以节省电力。在这种关机状态下，
产品消耗不到12μA ，最大电源电流。
在PLL旁路模式（S2 = 1， S1 = 0）时，检测
电路被禁止，输入频率范围为10
100MHz的标准（ -1 ）的车程， 10 140MHz的高
（ -1H ）驱动器。
SpreadThru
特征
如果一个扩频时钟（SSC）被用作一个
输入时钟时， SL2309被设计成通过
从调制扩频时钟（ SSC ）信号，其
参考输入到输出时钟。相同的扩展
在输入特性是通过锁相环传递
在价差百分比没有任何退化的驱动程序
（％） ，传播信息和调制频率
1.1版， 2007年5月29日
第12页3
SL2309
S2
0
0
1
1
S1
0
1
0
1
时钟A1A4
三州
驱动的
驱动的
驱动的
时钟B1-4
三州
三州
驱动的
驱动的
CLKOUT
驱动的
驱动的
驱动的
驱动的
输出源
PLL
PLL
参考
PLL
PLL状态
On
On
关闭
On
表2.选择输入解码
1500
1000
500
0
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
30
-500
-1000
-1500
输出装量差异： FBK负载 - CLKA或CLKB负载（PF ）
图1. CLKIN输入到CLK甲乙延迟
（在CLKOUT和CLK A和B之间的负载差异计算）
1.1版， 2007年5月29日
第12页4
SL2309
绝对最大额定值
描述
电源电压（VDD）
所有输入和输出
工作环境温度
工作环境温度
储存温度
结温
焊接温度
ESD额定值（人体模型）
MIL -STD -883方法3015
在操作中，C级
在操作中，我级
不通电
在操作中，电源被施加
条件
民
– 0.5
– 0.5
0
– 40
– 65
–
–
2000
最大
4.6
VDD+0.5
85
85
150
125
260
–
单位
V
V
°C
°C
°C
°C
°C
V
工作条件：
除非另有说明， VDD = 3.3V +/- 10％， C和I级
符号
VDD
TA
描述
3.3V电源电压
3.3V+/-10%
条件
民
3.0
0
– 40
–
最大
3.6
85
85
15
单位
V
°C
°C
pF
工作温度（环境）商业
产业
CLOAD
负载电容
10 140兆赫， -1H高驱动
所有活动PLL模式
10 100兆赫， -1H高驱动
所有活动PLL模式
10至100MHz ， -1标准驱动
所有活动PLL模式
10到66MHz的， -1标准驱动
所有活动PLL模式
–
30
pF
–
15
pF
pF
–
–
0.05
30
7
100
CIN
TPU
输入电容
开机时间
S1，S2和CLKIN引脚
上电时间为所有VDDS到达
最低VDD电压（ VDD = 3.0V） 。
3.3V （典型值）
3.3V （典型值） ， -1H高驱动
3.3V （典型值） ， -1标准驱动
pF
ms
CLBW
ZOUT
闭环带宽
输出阻抗
1.2
22
32
兆赫
1.1版， 2007年5月29日
第12页5
SL2309
低抖动和偏斜10到140兆赫零延迟缓冲器（ ZDB ）
主要特点
10 140 MHz的工作频率范围
低输出时钟歪斜： 50ps的，典型值
低输出时钟抖动：
50皮秒典型值的周期到周期抖动
低的部分，以部分输出偏斜： 150 ps的，典型值
3.3 V电源电压范围
低功耗：
28毫安-MAX在66兆赫
44毫安-max在140兆赫
一个输入驱动器被划分为4 + 4 + 1输出9
选择模式，旁路PLL和三态输出
SpreadThru PLL允许使用的SSCG
标准清晰度和高驱动器选项
采用16引脚SOIC和TSSOP封装
提供商业级和工业级
描述
该SL2309是一种低偏移，低抖动和低功耗的零
延迟缓冲器（ ZDB ）设计生产多达九（ 9 ）
时钟输出从一（1）的参考输入时钟，对高
高速时钟分配的应用程序。
该产品具有一个片上PLL用于锁定到输入
在CLKIN时钟和接收来自内部的反馈
CLKOUT引脚。
该SL2309拥有每四两（ 2 ）时钟驱动银行
（4）时钟输出。这些输出是由两个（2）控制
选择输入引脚S1和S2 。当只有四（4）输出
都需要，四（4）行- B输出的时钟缓冲器可以是三
说来减少功耗和抖动。选择
输入也可用于三态两家银行A和B或
直接从输入驱动它们绕过PLL和
使产品表现得像一个非零延迟缓冲器
（ NZDB ） 。
高驱动器（ -1H ）版本可在高达140MHz的和
低驱动（ -1 ）版本可在高达100MHz的电压为3.3V 。
应用
打印机和多功能一体机
数码复合机
个人电脑和工作站
数字电视
路由器，交换机和服务器
数字嵌入式系统
好处
到输入时钟的九（9）分布
标准清晰度和高Dirive水平控制阻抗
电平，频率范围和EMI
低功耗，抖动和偏斜
低成本
框图
低电网和
低抖动
P LL
LKIN
MUX
CLK OU牛逼
CLK A1
CLK A2
LKA3
CLKA4
S2
输入选择
解码逻辑
S1
CLKB1
LKB2
LKB3
2
2
LKB4
VD
GN
1.1版， 2007年5月29日
第12页1
2200 LAURELWOOD路，圣克拉拉， CA 95054电话： （ 408 ） 855-0555传真： （ 408 ） 855-0550 www.SpectraLinear.com
SL2309
引脚配置
16引脚SOIC和TSSOP
引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
引脚名称
CLKIN
CLKA1
CLKA2
VDD
GND
CLKB1
CLKB2
S2
S1
CLKB3
CLKB4
GND
VDD
CLKA3
CLKA4
CLKOUT
PIN TYPE
输入
产量
产量
动力
动力
产量
产量
输入
输入
产量
产量
动力
动力
产量
产量
产量
引脚说明
基准的时钟频率输入。弱下拉（ 250K ） 。
缓冲时钟输出，银行A.弱下拉（ 250K ） 。
缓冲时钟输出，银行A.弱下拉（ 250K ） 。
3.3V电源。
电源地。
缓冲时钟输出，银行B.弱下拉（ 250K ） 。
缓冲时钟输出，银行B.弱下拉（ 250K ） 。
选择输入，选择引脚S2 。弱上拉（ 250K ） 。
选择输入，选择引脚S1 。弱上拉（ 250K ） 。
缓冲时钟输出，银行B.弱下拉（ 250K ） 。
缓冲时钟输出，银行B.弱下拉（ 250K ） 。
电源地。
3.3V电源。
缓冲时钟输出，银行A.弱下拉（ 250K ） 。
缓冲时钟输出，银行A.弱下拉（ 250K ） 。
缓冲时钟输出， PLL内部反馈输出。弱下拉（ 250K ） 。
1.1版， 2007年5月29日
第12页2
SL2309
概述
该SL2309是一种低偏移，低抖动的零延迟缓冲器，
非常低的工作电流。
该产品包括一个片上高性能PLL
该锁定到输入的参考时钟，产生9
（9）输出的时钟驱动器的跟踪输入的参考时钟
对于需要时钟分配系统。
除了CLKOUT的是，用于为内部PLL
反馈，有两个（2）银行具有四个（4）输出
每个存储体，使总的可用输出数
钟到九（9） 。
输入和输出频率范围
输入和输出频率范围是相同的。但是，它
依赖于驱动器和CL水平在下面给出
表1中。
DRIVE
高
高
低
低
CL（ PF）的
15
30
15
30
敏（兆赫）
10
10
10
10
马克斯（兆赫）
140
100
100
66
选择输入控制
该SL2309提供了两个（ 2 ）输入选择控制引脚
所谓的S1 （引脚9 ）和S2 （引脚8 ） 。通过此功能，
用户可以选择输出时钟银行-A的各种状态和
银行-B ，输出源和PLL关闭功能的
在表2中示出。
在S1 （引脚9 ）和S2 （引脚8 ）输入包括250
上拉电阻连接到VDD。
PLL旁路模式
如果在S1和S2的引脚是逻辑低（0）和高（1）
分别在片上PLL关闭和旁路，
和所有的九个输出时钟A银行， B银行和
CLKOUT的时钟都直接从参考驱动
输入时钟。在这种操作模式下SL2309就像一个
非ZDB扇出缓冲器。在此操作模式中，输入
掉电检测电路被禁止，输出
按照从直流的输入时钟基于额定频率
在驱动器级别和负载规范。
高和低驱动器产品选项
该SL2309提供高驱动器“ -1H”和标准
驱动器“-1”的选项。这些驱动器选项使用户
以控制负载的水平，频率范围和EMI 。请参阅
开关电气表的细节。
歪斜和零延迟
所有输出应该推动类似的负载，实现了
输出至输出偏移和输入 - 输出规格
切换电表中给出。然而，零
输入和输出之间的延迟可以通过调节
改变加载在CLKOUT相对于河岸
既然CLKOUT B时钟是反馈到PLL 。
电源电压范围（ VDD ）
该SL2309是专为VDD = 3.3V操作（ +/-
10％）。内置片上稳压器是用来
提供的PLL 1.8V的恒定电源，从而导致
在条件一致和稳定的PLL电气性能
的歪斜，抖动和功率耗散。
请参阅SL23EP09为3.3V至2.5V ，并SL23EPL09的
1.8V电源运作。
弱
表1.输入/输出频率范围
如果输入时钟是直流电压（ GND至VDD）或浮动，这是
由一个输入频率检测电路和所有检测到的
9个时钟输出被强制为Hi -Z 。该PLL是
关机，以节省电力。在这种关机状态下，
产品的功耗低于12 A-最大电源电流。
在PLL旁路模式（S2 = 1， S1 = 0）时，检测
电路被禁止，输入频率范围为10
100MHz的标准（ -1 ）的车程， 10 140MHz的高
（ -1H ）驱动器。
SpreadThru
特征
如果一个扩频时钟（SSC）被用作一个
输入时钟时， SL2309被设计成通过
从调制扩频时钟（ SSC ）信号，其
参考输入到输出时钟。相同的扩展
在输入特性是通过锁相环传递
在价差百分比没有任何退化的驱动程序
（％） ，传播信息和调制频率
1.1版， 2007年5月29日
第12页3
SL2309
S2
0
0
1
1
S1
0
1
0
1
时钟A1A4
三州
驱动的
驱动的
驱动的
时钟B1-4
三州
三州
驱动的
驱动的
CLKOUT
驱动的
驱动的
驱动的
驱动的
输出源
PLL
PLL
参考
PLL
PLL状态
On
On
关闭
On
表2.选择输入解码
1500
1000
500
0
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
30
-500
-1000
-1500
输出装量差异： FBK负载 - CLKA或CLKB负载（PF ）
图1. CLKIN输入到CLK甲乙延迟
（在CLKOUT和CLK A和B之间的负载差异计算）
1.1版， 2007年5月29日
第12页4
SL2309
绝对最大额定值
描述
电源电压（VDD）
所有输入和输出
工作环境温度
工作环境温度
储存温度
结温
焊接温度
ESD额定值（人体模型）
MIL -STD -883方法3015
在操作中，C级
在操作中，我级
不通电
在操作中，电源被施加
条件
民
– 0.5
– 0.5
0
– 40
– 65
–
–
2000
最大
4.6
VDD+0.5
85
85
150
125
260
–
单位
V
V
°C
°C
°C
°C
°C
V
工作条件：
除非另有说明， VDD = 3.3V +/- 10％， C和I级
符号
VDD
TA
描述
3.3V电源电压
3.3V+/-10%
条件
民
3.0
0
– 40
最大
3.6
85
85
单位
V
°C
°C
工作温度（环境）商业
产业
CLOAD
负载电容
10 140兆赫， -1H高驱动
所有活动PLL模式
10 100兆赫， -1H高驱动
所有活动PLL模式
10至100MHz ， -1标准驱动
所有活动PLL模式
10到66MHz的， -1标准驱动
所有活动PLL模式
–
15
pF
–
30
pF
–
15
pF
–
30
pF
CIN
TPU
输入电容
开机时间
S1，S2和CLKIN引脚
上电时间为所有VDDS到达
最低VDD电压（ VDD = 3.0V） 。
3.3V （典型值）
3.3V （典型值） ， -1H高驱动
3.3V （典型值） ， -1标准驱动
–
0.05
7
100
pF
ms
CLBW
ZOUT
闭环带宽
输出阻抗
1.2
22
32
兆赫
1.1版， 2007年5月29日
第12页5
SL2309
描述
该SL2309是一种低偏移，低抖动和低功耗的零
延迟缓冲器（ ZDB ）设计生产多达九（ 9 ）
时钟输出从一（1）的参考输入时钟，对高
高速时钟分配的应用程序。
该产品具有一个片上PLL用于锁定到输入
在CLKIN时钟和接收来自内部的反馈
CLKOUT引脚。
该SL2309拥有每四两（ 2 ）时钟驱动银行
（4）时钟输出。这些输出是由两个（2）控制
选择输入引脚S1和S2 。当只有四（4）输出
都需要，四（4）行- B输出的时钟缓冲器可以是三
说来减少功耗和抖动。选择
输入也可用于三态两家银行A和B或
直接从输入驱动它们绕过PLL和
使产品表现得像一个非零延迟缓冲器
（ NZDB ） 。
高驱动器（ -1H ）版本可在高达140MHz的和
低驱动（ -1 ）版本可在高达100MHz的电压为3.3V 。
低抖动和偏斜10到140兆赫零延迟缓冲器（ ZDB ）
主要特点
10 140 MHz的工作频率范围
低输出时钟歪斜： 50ps的，典型值
低输出时钟抖动：
50皮秒典型值的周期到周期抖动
低的部分，以部分输出偏斜： 150 ps的，典型值
3.3 V电源电压范围
低功耗：
28毫安-MAX在66兆赫
44毫安-max在140兆赫
一个输入驱动器被划分为4 + 4 + 1输出9
选择模式，旁路PLL和三态输出
SpreadThru PLL允许使用的SSCG
标准清晰度和高驱动器选项
采用16引脚SOIC和TSSOP封装
提供商业级和工业级
打印机和多功能一体机
数码复合机
个人电脑和工作站
数字电视
路由器，交换机和服务器
数字嵌入式系统
应用
好处
到输入时钟的九（9）分布
标准清晰度和高Dirive水平控制阻抗
电平，频率范围和EMI
低功耗，抖动和偏斜
低成本
框图
低电网和
低抖动
P LL
LKIN
MUX
CLK OU牛逼
CLK A1
CLK A2
LKA3
CLKA4
S2
输入选择
解码逻辑
S1
CLKB1
LKB2
LKB3
2
2
LKB4
VD
GN
1.1版， 2007年5月29日
第12页1
2200 LAURELWOOD路，圣克拉拉， CA 95054电话： （ 408 ） 855-0555传真： （ 408 ） 855-0550 www.SpectraLinear.com
SL2309
引脚配置
16引脚SOIC和TSSOP
引脚说明
针
数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
引脚名称
CLKIN
CLKA1
CLKA2
VDD
GND
CLKB1
CLKB2
S2
S1
CLKB3
CLKB4
GND
VDD
CLKA3
CLKA4
CLKOUT
PIN TYPE
输入
产量
产量
动力
动力
产量
产量
输入
输入
产量
产量
动力
动力
产量
产量
产量
引脚说明
基准的时钟频率输入。弱下拉（ 250kΩ ） 。
缓冲时钟输出，银行A.弱下拉（ 250kΩ ） 。
缓冲时钟输出，银行A.弱下拉（ 250kΩ ） 。
3.3V电源。
电源地。
缓冲时钟输出，银行B.弱下拉（ 250kΩ ） 。
缓冲时钟输出，银行B.弱下拉（ 250kΩ ） 。
选择输入，选择引脚S2 。弱上拉（ 250kΩ ） 。
选择输入，选择引脚S1 。弱上拉（ 250kΩ ） 。
缓冲时钟输出，银行B.弱下拉（ 250kΩ ） 。
缓冲时钟输出，银行B.弱下拉（ 250kΩ ） 。
电源地。
3.3V电源。
缓冲时钟输出，银行A.弱下拉（ 250kΩ ） 。
缓冲时钟输出，银行A.弱下拉（ 250kΩ ） 。
缓冲时钟输出， PLL内部反馈输出。弱下拉（ 250kΩ ） 。
1.1版， 2007年5月29日
第12页2
SL2309
概述
该SL2309是一种低偏移，低抖动的零延迟缓冲器，
非常低的工作电流。
该产品包括一个片上高性能PLL
该锁定到输入的参考时钟，产生9
（9）输出的时钟驱动器的跟踪输入的参考时钟
对于需要时钟分配系统。
除了CLKOUT的是，用于为内部PLL
反馈，有两个（2）银行具有四个（4）输出
每个存储体，使总的可用输出数
钟到九（9） 。
输入和输出频率范围
输入和输出频率范围是相同的。但是，它
依赖于驱动器和CL水平在下面给出
表1中。
DRIVE
高
高
低
低
CL（ PF）的
15
30
15
30
敏（兆赫）
10
10
10
10
马克斯（兆赫）
140
100
100
66
选择输入控制
该SL2309提供了两个（ 2 ）输入选择控制引脚
所谓的S1 （引脚9 ）和S2 （引脚8 ） 。通过此功能，
用户可以选择输出时钟银行-A的各种状态和
银行-B ，输出源和PLL关闭功能的
在表2中示出。
在S1 （引脚9 ）和S2 （引脚8 ）输入包括250 kΩ的弱
上拉电阻连接到VDD。
PLL旁路模式
如果在S1和S2的引脚是逻辑低（0）和高（1）
分别在片上PLL关闭和旁路，
和所有的九个输出时钟A银行， B银行和
CLKOUT的时钟都直接从参考驱动
输入时钟。在这种操作模式下SL2309就像一个
非ZDB扇出缓冲器。在此操作模式中，输入
掉电检测电路被禁止，输出
按照从直流的输入时钟基于额定频率
在驱动器级别和负载规范。
高和低驱动器产品选项
该SL2309提供高驱动器“ -1H”和标准
驱动器“-1”的选项。这些驱动器选项使用户
以控制负载的水平，频率范围和EMI 。请参阅
开关电气表的细节。
歪斜和零延迟
所有输出应该推动类似的负载，实现了
输出至输出偏移和输入 - 输出规格
切换电表中给出。然而，零
输入和输出之间的延迟可以通过调节
改变加载在CLKOUT相对于河岸
既然CLKOUT B时钟是反馈到PLL 。
电源电压范围（ VDD ）
该SL2309是专为VDD = 3.3V操作（ +/-
10％）。内置片上稳压器是用来
提供的PLL 1.8V的恒定电源，从而导致
在条件一致和稳定的PLL电气性能
的歪斜，抖动和功率耗散。
请参阅SL23EP09为3.3V至2.5V ，并SL23EPL09的
1.8V电源运作。
表1.输入/输出频率范围
如果输入时钟是直流电压（ GND至VDD）或浮动，这是
由一个输入频率检测电路和所有检测到的
9个时钟输出被强制为Hi -Z 。该PLL是
关机，以节省电力。在这种关机状态下，
产品消耗不到12μA ，最大电源电流。
在PLL旁路模式（S2 = 1， S1 = 0）时，检测
电路被禁止，输入频率范围为10
100MHz的标准（ -1 ）的车程， 10 140MHz的高
（ -1H ）驱动器。
SpreadThru
特征
如果一个扩频时钟（SSC）被用作一个
输入时钟时， SL2309被设计成通过
从调制扩频时钟（ SSC ）信号，其
参考输入到输出时钟。相同的扩展
在输入特性是通过锁相环传递
在价差百分比没有任何退化的驱动程序
（％） ，传播信息和调制频率
1.1版， 2007年5月29日
第12页3
SL2309
S2
0
0
1
1
S1
0
1
0
1
时钟A1A4
三州
驱动的
驱动的
驱动的
时钟B1-4
三州
三州
驱动的
驱动的
CLKOUT
驱动的
驱动的
驱动的
驱动的
输出源
PLL
PLL
参考
PLL
PLL状态
On
On
关闭
On
表2.选择输入解码
1500
1000
500
0
-30
-25
-20
-15
-10
-5
0
5
10
15
20
25
30
-500
-1000
-1500
输出装量差异： FBK负载 - CLKA或CLKB负载（PF ）
图1. CLKIN输入到CLK甲乙延迟
（在CLKOUT和CLK A和B之间的负载差异计算）
1.1版， 2007年5月29日
第12页4
SL2309
绝对最大额定值
描述
电源电压（VDD）
所有输入和输出
工作环境温度
工作环境温度
储存温度
结温
焊接温度
ESD额定值（人体模型）
MIL -STD -883方法3015
在操作中，C级
在操作中，我级
不通电
在操作中，电源被施加
条件
民
– 0.5
– 0.5
0
– 40
– 65
–
–
2000
最大
4.6
VDD+0.5
85
85
150
125
260
–
单位
V
V
°C
°C
°C
°C
°C
V
工作条件：
除非另有说明， VDD = 3.3V +/- 10％， C和I级
符号
VDD
TA
描述
3.3V电源电压
3.3V+/-10%
条件
民
3.0
0
– 40
–
最大
3.6
85
85
15
单位
V
°C
°C
pF
工作温度（环境）商业
产业
CLOAD
负载电容
10 140兆赫， -1H高驱动
所有活动PLL模式
10 100兆赫， -1H高驱动
所有活动PLL模式
10至100MHz ， -1标准驱动
所有活动PLL模式
10到66MHz的， -1标准驱动
所有活动PLL模式
–
30
pF
–
15
pF
pF
–
–
0.05
30
7
100
CIN
TPU
输入电容
开机时间
S1，S2和CLKIN引脚
上电时间为所有VDDS到达
最低VDD电压（ VDD = 3.0V） 。
3.3V （典型值）
3.3V （典型值） ， -1H高驱动
3.3V （典型值） ， -1标准驱动
pF
ms
CLBW
ZOUT
闭环带宽
输出阻抗
1.2
22
32
兆赫
1.1版， 2007年5月29日
第12页5
QQ：2880707522 复制
