Si5325
P
L I M I N A R
D
助教
S
ê （E T）
P-P
R 0摹R A M M A B L E
P
权证I S I O
C
1。· C k的
M
ü L T我P L I E
描述
该Si5325是一款低抖动，精密时钟倍频器
要求无抖动时钟乘法应用
衰减。该Si5325接收双时钟输入范围
从10到710兆赫，并产生两个时钟输出范围
从10到945兆赫，选择频率为1.4 GHz 。该
两个输出都从一个共同的单独分频
源。该器件可提供几乎任何频率
在整个这个操作范围的翻译组合。该
Si5325输入时钟频率和时钟倍频比例
是可编程的，通过一个I
2
C或SPI接口。该
Si5325基于Silicon Laboratories的第三代
DSPLL
技术，可提供任意速率频率
合成在一个高度集成的PLL解决方案，消除
需要外部VCXO和环路滤波器元件。该
DSPLL环路带宽数字可编程，提供
在应用程序级别的抖动性能优化。
从一个单一的1.8 ， 2.5或3.3 V电源供电， Si5325
是理想的，用于提供时钟倍增的高性能
授时应用
.
特点
生成任意频率从10到945兆赫和
选择频率1.4 GHz的从输入
10至710兆赫的频率
低抖动时钟输出瓦特/抖动产生低至
0.6 ps的均方根（ 30 kHz至1.3 MHz的）
具有可选的环路带宽集成环路滤波器
（150 kHz到2 MHz）的
双时钟输入W /手动或自动
控制的无中断切换
具有可选的信号格式双时钟输出
（ LVPECL ， LVDS ， CML ， CMOS ）
支持ITU G.709和自定义FEC比率
(255/238, 255/237, 255/236)
LOS ， FOS报警输出
数字控制输出相位调整
I
2
C或SPI可编程
片上稳压器为1.8 ， 2.5或3.3 V
±10％的操作
小尺寸： 6 ×6mm的36引脚QFN
无铅，符合RoHS标准
应用
SONET / SDH OC- 48 / OC -192线卡
千兆/万兆以太网， 1/2/ 4/8 / 10GFC线卡
ITU G.709和自定义FEC线卡
光模块
无线基站
数据转换器时钟
xDSL的
SONET / SDH + PDH时钟合成
测试与测量
CKIN1
÷ N31
÷ NC1
CKOUT1
CKIN2
÷ N32
DSPLL
÷ NC2
÷ N2
CKOUT2
警报
信号检测
控制
VDD （ 1.8 ， 2.5或3.3 V ）
GND
I
2
C / SPI端口
设备中断
时钟选择
初步牧师0.26 7/07
版权所有2007 Silicon Laboratories公司
Si5325
此信息适用于正在研发的产品。其特点和规格如有变更，恕不另行通知。
Si5325
表1.性能规格
(V
DD
= 1.8 ， 2.5 ，或3.3伏±10％ ，T
A
= -40 85 ℃）下
参数
温度范围
电源电压
符号
T
A
V
DD
测试条件
民
–40
2.97
2.25
1.62
典型值
25
3.3
2.5
1.8
251
最大
85
3.63
2.75
1.98
279
单位
C
V
V
V
mA
电源电流
I
DD
f
OUT
= 622.08兆赫
无论CKOUTs启用
LVPECL输出格式
CKOUT2残疾人
f
OUT
= 19.44 MHz的
无论CKOUTs启用
CMOS输出格式
CKOUT2残疾人
三态/休眠模式
—
—
—
217
204
243
234
mA
mA
—
—
10
10
970
1213
194
待定
—
—
—
—
220
待定
710
945
1134
1417
mA
mA
兆赫
兆赫
输入时钟频率
（ CKIN1 ， CKIN2 ）
输出时钟频率
（ CKOUT1 ， CKOUT2 ）
CK
F
CK
OF
输入频率和时钟
倍率阻止 -
通过编程开采
器件的PLL分频器。请教
Silicon Laboratories的组态
配给软件DSPLLsim在
www.silabs.com/timing
to
确定PLL分频设定
Tings的对于一个给定的输入频率
昆西/时钟乘法
比例组合。
输入时钟（ CKIN1 ， CKIN2 ）
差分电压摆幅
共模电压
CKN
民进党
CKN
VCM
1.8 V ±10%
2.5 V ±10%
3.3 V ±10%
上升/下降时间
占空比
CKN
TRF
CKN
DC
20–80%
以较低者为准
40
50
输出时钟（ CKOUT1 ， CKOUT2 ）
共模
差分输出摆幅
单端输出
摇摆
V
OCM
V
OD
V
SE
LVPECL
100
负载
线对线
V
DD
– 1.42
1.1
0.5
—
—
—
V
DD
– 1.25
1.9
0.93
V
V
V
0.25
0.9
1.0
1.1
—
—
—
—
—
—
—
1.9
1.4
1.7
1.95
11
60
—
V
PP
V
V
V
ns
%
ns
注意：
对于设备的规格更全面的列表，请参阅Silicon Laboratories的任意频率精密
时钟系列参考手册。此文件可从以下网址下载
www.silabs.com/timing 。
2
初步修订版0.26
Si5325
表1.性能规格（续）
(V
DD
= 1.8 ， 2.5 ，或3.3伏±10％ ，T
A
= -40 85 ℃）下
参数
上升/下降时间
占空比
PLL性能
抖动产生
符号
CKO
TRF
CKO
DC
J
根
测试条件
20–80%
民
—
45
典型值
230
—
0.6
最大
350
55
待定
单位
ps
%
ps的均方根
f
OUT
= 622.08兆赫，
LVPECL输出格式
50 kHz至80 MHz的
12 kHz至20 MHz的
800 Hz至80 MHz的
—
—
—
—
—
—
—
—
—
—
—
0.6
待定
0.05
待定
待定
待定
待定
待定
待定
待定
待定
待定
0.1
待定
待定
待定
待定
待定
待定
待定
ps的均方根
ps的均方根
dB
dBc的/赫兹
dBc的/赫兹
dBc的/赫兹
dBc的/赫兹
dBc的/赫兹
dBc的
dBc的
抖动转移
相位噪声
J
PK
CKO
PN
f
OUT
= 622.08兆赫
100 Hz的偏移
1 kHz偏置
10 kHz偏置
100 kHz偏置
1 MHz偏移
次谐波噪声
杂散噪声
包
热阻
结到环境
SP
subh
SP
带动
相位噪声@ 100kHz的关 -
SET
最大鞭策@ N X F3
（N > 1，N X F3 < 100兆赫）
静止的空气中
θ
JA
—
38
—
摄氏度/ W
注意：
对于设备的规格更全面的列表，请参阅Silicon Laboratories的任意频率精密
时钟系列参考手册。此文件可从以下网址下载
www.silabs.com/timing 。
表2.绝对最大额定值
参数
直流电源电压
LVCMOS输入电压
工作结温
存储温度范围
ESD HBM宽容（ 100 PF ， 1.5千欧）
MM ESD容差
闭锁宽容
符号
V
DD
V
DIG
T
JCT
T
英镑
价值
-0.5到3.6
-0.3 （V
DD
+ 0.3)
-55到150
-55到150
2
200
JESD78标准
单位
V
V
C
C
kV
V
注意：
如果绝对最大额定值超过可能出现永久性损坏设备。功能操作应
仅限于在本数据表的操作部分规定的条件。暴露在绝对最大
额定条件下，长时间可能会影响器件的可靠性。
初步修订版0.26
3
Si5325
C
4
1 F
系统
动力
供应
C
3
0.1 F
铁素体
珠子
C
2
0.1 F
C
1
0.1 F
V
DD
= 3.3 V
GND
VDD
130
130
CKIN1+
CKIN1–
CKOUT1+
0.1 F
100
+
CKOUT1–
0.1 F
–
时钟输出
82
82
CKOUT2+
0.1 F
100
CKOUT2–
130
CKIN2+
CKIN2–
0.1 F
–
+
输入
时钟
来源*
130
V
DD
= 3.3 V
Si5325
INT_C1B
C2B
中断/ CKIN_1无效指示器
CKIN_2无效指示器
82
82
控制模式（ L）
RESET
CMODE
RST
A[2:0]
SDA
SCL
串行端口地址
串行数据
串行时钟
I
2
C接口
*注意：
假定LVPECL差分端接（ 3.3 V ）时钟输入。
图1. Si5325典型应用电路（I2C控制模式）
C
4
1 F
系统
动力
供应
C
3
0.1 F
铁素体
珠子
C
2
0.1 F
C
1
0.1 F
V
DD
= 3.3 V
GND
VDD
130
130
CKIN1+
CKIN1–
CKOUT1+
0.1 F
100
+
CKOUT1–
0.1 F
–
时钟输出
82
82
CKOUT2+
0.1 F
100
CKOUT2–
130
CKIN2+
CKIN2–
0.1 F
–
+
输入
时钟
来源*
130
V
DD
= 3.3 V
Si5325
INT_C1B
C2B
中断/ CLKIN_1无效指示器
CLKIN_2无效指示器
82
82
控制模式（H ）
RESET
CMODE
RST
SS
SDO
SDI
SCLK
从选择
串行数据输出
在串行数据
串行时钟
SPI接口
*注意：
假定LVPECL差分端接（ 3.3 V ）时钟输入。
图2. Si5325典型应用电路（ SPI控制模式）
4
初步修订版0.26
Si5325
1.功能描述
该Si5325是一款低抖动，精密时钟倍频器
要求无抖动时钟乘法应用
衰减。该Si5325接收双时钟输入
范围为10至710兆赫和产生两个
独立，同步时钟输出，从
10 945 MHz和选择频率为1.4 GHz 。该
器件提供几乎任何频率转换
在整个这个操作范围相结合。独立
分频器可用于每个输入时钟和输出
时钟，因此Si5325可以接受的输入时钟以不同的
频率，它可以在生成输出时钟
不同的频率。该Si5325输入时钟频率
和时钟倍频比例均通过
我的
2
C或SPI接口。 Silicon Laboratories公司提供
基于PC机的软件实用程序， DSPLLsim ，可以使用的
以确定一个最佳的PLL分频器设置
给定的输入频率/时钟倍频比
组合，最大限度地减少相位噪声和功耗
消费。该实用程序可以从以下网址下载
www.silabs.com/timing 。
该Si5325基于Silicon Laboratories的3rd-
代DSPLL
技术，它提供任何─
率频率合成在一个高度集成的PLL
的解决方案，消除了对外部VCXO和
环路滤波器组件。该Si5325 PLL环路带宽
是数字可编程，支持范围
30 kHz至1.3 MHz的。可以DSPLLsim软件实用程序
被用来计算一个有效的环路带宽设置
给定的输入时钟频率/时钟倍频比。
在该情况下，当输入时钟输入报警
条件下，PLL将冻结DCO输出
接近其最后一个值，以保持与操作频率
内部状态接近最后的有效运行状态。
该Si5325拥有两个差分时钟输出。该
每个时钟输出的电格式是独立地
可编程，支持LVPECL ， LVDS ， CML或
CMOS负载。如果不要求，所述第二时钟输出
可断电，以减少电力消耗。
所选择的输入时钟之间的相位差
和输出时钟是可调节在200 ps递增
系统偏移控制。之一，此外，在相
输出时钟可以相对于的相位进行调整
另一输出时钟。该决议由不同
800 ps至2.2根据PLL分频设置纳秒。
咨询DSPLLsim组态软件
确定对于给定输入的相位偏移量的分辨率
时钟/时钟倍频比例组合。面向系统
级调试，旁路模式可用它
驱动输出时钟直接从输入时钟，
绕过内部DSPLL 。器件上电
由一个单一的1.8 ， 2.5或3.3 V电源。
1.1 。进一步的文档
咨询Silicon Laboratories的任意频率精密
时钟系列参考手册（ FRM）的更多
关于Si5325的详细信息。该FRM可
从下载
www.silabs.com/timing 。
Silicon Laboratories公司开发了一个基于PC的
软件实用程序叫DSPLLsim来简化设备
配置，包括频率规划和环
带宽选择。该实用程序可以下载
从
www.silabs.com/timing 。
初步修订版0.26
5
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