SDE 2526
从"1" "0"到SDA上的过渡是一个开始状态，从"0"到"1"的过渡是一个停止
条件。在一次数据传输中的数据总线上的信息将仅改变而在时钟线
SCL为"0". SDA上的信息是有效的，只要SCL为"1" 。
在与结合
I
2
C总线系统，存储器组件可以作为一个接收机和一个操作
发射器（从接收器或从发送器） 。起始和停止条件之间，信息是
在字节组织形式总是传送。在第八个时钟脉冲的下降沿之间和
第九应答时钟脉冲，内存组件设置SDA线低的确认
接待的，如果片选条件已经具备。在数据的输出时，数据输出
记忆是高阻抗，在第九个时钟脉冲（确认主） 。
所需的操作信号时序
I
2
C总线总结于
图2中。
的控制功能
I
2
C总线
存储器组件通过经由所述控制器（主）控制
I
2
在两种操作C总线
模式：读出周期，并重新编程周期，包括擦除和写入到存储器的地址。
在两种操作模式下，控制器，如发射机，必须提供3个字节和附加
启动条件之后应答时钟脉冲的公交车。在内存的读取，至少有九个
额外的时钟脉冲都需要接受来自存储器和应答数据
主人，之前停止条件可能随之而来。在编程的情况下，活性的编程
过程仅由数据输入后停止状态开始（见
图3）。
片选字包含了3片选位CS0 ， CS1和CS2 ，从而使8个内存
芯片可以并联连接。片选时实现三个控制位逻辑
对应于选择输入选定的条件。
检查编程编程过程中或流产结束
如果芯片通过输入CS / E活性的重编程过程中寻址，编程过程
被终止。然而，如果它是由输入的CS / A处理，该条目将被忽略。只有在
程序已终止意志， CS / A芯片的响应。这允许用户检查
无论是编程过程的末尾已到达（见
图3）。
存储器读
前两个控制字CS / E和WA ，启动条件和一个复位输入后，
第三个控制字CS / A的输入，存储设置随时阅读。在应答时钟
9 ，存储信息被传在并行模式下的移位寄存器。随后向
落下的应答时钟的边沿时，数据输出是低阻抗和所述第一数据位可以是
采样（见
科幻gure 4 ） 。
随着每一个移位时钟，一个额外的位达到输出。读一个字节，内部地址后
当主交换机接收数据线"low"计数器会自动递增
在第九个时钟（感谢主） 。任何数量的存储单元因此可以读
一前一后。地址为256 ，溢出到地址0开始。与停止状态，
数据输出返回到高阻抗模式。存储器的内部序列控制
分量从读复位到静止状态与停止状态。
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