【扩展解码器方案执行控制和电视节目系统EPDC / VPS解码器SDA 5649SDA 5649XCM】,IC型号SDA5649X,SDA5649X PDF资料,SDA5649X经销商,ic,电子元器件-51电子网

扩展解码器方案执行

控制和电视节目系统

EPDC / VPS解码器

SDA 5649

SDA 5649X

CMOS IC

特点

单芯片接收器PDC数据，无论是广播

- 在广播数据服务包（ BDSP ） 8/30/2

根据CCIR图文电视系统B ，或

- 在专用线路没有。在垂直消隐间隔的16

（ VPS）的

统一的日期和时间（ UDT ）的接收，网络

识别码（ NIC ），以及短节目标签（ SPL ）

广播BDSP 8/30/1

通过图文电视标题行的45字节接收的38号

包含时钟时间

低外部元件数

片上的数据和同步限幅器

C总线接口，用于与外部通信

微控制器

选择PDC / VPS运行模式软件控制

C总线注册

引脚和软件兼容的PDC / VPS解码器

SDA 5648

电源电压： 5 V

10 %

视频输入信号电平： 0.7 Vpp的1.4 Vpp的

技术： CMOS

包装： P- DIP - 14-3和P- DSO- 20-1

工作温度范围： 0 70

°C

订购代码

Q67100-H5156

Q67106-H5157

P-DIP-14-3

P-DSO-20-1

TYPE

SDA 5649

SDA 5649X

功能说明

包

P-DIP-14-3

P- DSO - 20-1带卷&

CMOS电路的SDA 5649旨在用于在盒式磁带录像机中检索控制数据

从一个标准的垂直消隐间隔期间广播所述数据线的PDC系统的

视频信号。

该SDA 5649被设计来处理无论是在广播数据服务包运PDC数据

CCIR图文电视系统B的或在专用数据（ BDSP ） 8/30格式2 （字节号13到25）的

行不。在VPS的壳体16 。

半导体集团

12.94

SDA 5649

SDA 5649X

此外，它还能够接收统一的日期和字节传输时间（ UDT ）的信息

没有。 15至21中，网络标识代码（NIC），以字节为单位没有进行。图13和14 ，以及

短节目的标签以字节为单位进行无。 22至25的数据包8/30格式1 。

用于接收时钟时间时没有BDSP 8/30/1存在于SDA 5649可以启用以提取

字节没有。 38 ，通过图文标题行的45 。

所有操作模式（PDC / VPS ）由可经由写入到控制寄存器选择

C- BUS接口。

引脚配置

（ TOP VIEW ）

P-DIP-14-3

P-DSO-20-1

半导体集团

SDA 5649

SDA 5649X

引脚定义和功能

PIN号

P-DIP-14-3

PIN号

符号

P-DSO-20-1

功能

接地（ 0 V ）

模拟地（ 0V）

数字地（ 0 V ）

没有连接

串行时钟输入

C总线。

串行数据输入

C总线。

片选输入确定

C总线地址：

/ 21

当拉低

/ 23

当拉高。

从用于同步限幅器输出视频复合同步

基于PLL时钟产生。

没有连接

有数据输出低电平，当PDC / VPS数据

被接收。

输出信号的第一场活性的存在

高。

测试输入;当拉高激活测试模式。

连接到地为操作模式。

鉴相器/电荷泵锁相环的数据输出

（ DAPLL ）。

没有连接

连接器的SYSPLL环路滤波器。

输入到压控振荡器＃的1

DAPLL 。

参考电流输入，用于芯片上的模拟电路。

复合视频信号输入端。

没有连接

正电源电压（ + 5V电压标称值）。

正电源电压为数字电路

（ + 5 V NOM ）。

正电源电压的模拟电路

（ + 5 V NOM ）。

SSA

SSD

北卡罗来纳州

SCL

SDA

CS0

VCS

北卡罗来纳州

DAVN

EHB

PD1

北卡罗来纳州

PD2/

VCO2

VCO1

REF

CVBS

北卡罗来纳州

DDD

DDA

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框图

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电路描述

指在PDC / VPS解码器的功能框图，与复合视频信号

负向同步脉冲耦合到其用于通过电容器销CVBS

夹持于同步脉冲的底部到一个内部固定电平。该信号被传递到

限幅器，分离同步和CVBS信号的数据部分的模拟电路，因此产生

数字复合同步信号VCS并通过比较的数字数据信号进行进一步的处理

这些信号到内部生成的切片水平。

同步分离器的输出被转发，一方面，在输出端子的VCS ，而在另一

另一方面，在时钟发生器和定时块。在VCS信号表示是一键信号

用于由一个PLL和所有其它定时信号装置导出的系统时钟信号。

同步分离器的输出被转发，一方面，在输出端子的VCS ，而在另一

另一方面，在时钟发生器和定时块。在VCS信号表示是一键信号

用于由一个PLL和所有其它定时信号装置导出的系统时钟信号。

数据限幅器由视频电压进行比较，以分离从CVBS信号中的数据信号

这是通过在电视线不平均该数据信号中内部产生的限幅电平。

在VPS模式或通过在文字多重的时钟磨合期平均该数据信号16

数据输入窗口（ DEW ）的PDC模式中的行。

时钟发生器提供所需的基本的定时，以及用于系统时钟

再生数据时钟的。它基于两个锁相环（PLL的）所有这些都是份

集成在芯片上，除环路滤波器组件。每个PLL的组成

压控松弛振荡器（VCO），一个相位/频率检测器（PFD ）和电荷的

泵，该泵在PFD的数字输出信号转换为模拟电流。该电流是

变换为控制电压，压控振荡器由芯片外的环路滤波器。所产生的VCO

频率为10兆赫和13.875兆赫，用于分别的VPS模式和PDC模式。

必需的同步和数据切片的控制的所有信号，以及用于数据采集的

由定时模块产生。

根据所选择的运行模式，无论是携带8/30包或图文电视行

电视专用号线。 16顷收购。

在PDC模式下，只有图文电视行8/30包含广播数据服务包（ BDSP ）

采集的信息。的8/30格式1 （ 8/30/1 ）和8/30的格式2 （ 8/30/2 ）相关字节

提取。 8 /30/ 1字节被存储在采集寄存器以透明的方式，没有任何

位操作，而数据包8/30/2的汉明编码的字节是海明检查，

用一个比特错误字节被纠正。在没有错误的存储或校正三十零分之八/双数据字节

转移登记的

C总线是由DAVN输出变为低电平信号。

在VPS方式，电视线的提取数据位无。 16顷检查双相错误。没有

双相遇到的错误，获得的字节被存储在传输寄存器中的

C总线。

该传输是通过一个H / L的DAVN输出的过渡信号，以及。

在两种操作模式中，当已经接收到一个新的数据行的数据被更新时，只要

该芯片没有通过所访问的

C总线在同一时间。

一个微控制器可以读取通过存储字节

C总线接口在任何时间。然而，一个

必须认识到，从采集接口新的数据存储被抑制，只要

PDC的解码器是通过被访问

C总线。

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