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集成电路
数据表
SAA7274
音频数字输入电路( ADIC )
产品speci fi cation
在集成电路, IC01文件
1991年7月
飞利浦半导体
产品speci fi cation
音频数字输入电路( ADIC )
概述
SAA7274
的SAA7274是一个数字音频输入电路( ADIC ),其根据所述转换的数字音频信号
IEC / EBU标准, IEC技术。 COM 。 84号, SECR 。 50 , 1987年1月到数据和控制位的等效二进制值。
此器件的输出功能是数据比特(每个通道)的等效二进制值转换成串行
这符合我的数字音频信号
2
S格式。
特点
I
2
s的总线输出
两相音频信号(卫星广播,光盘和DAT )
快速参考数据
参数
供应
电源电压范围
输入
输入电压高
输入电压低
输入电流
输入电容
输出
输出电压高
输出电压低
工作环境
温度范围
包装纲要
SAA7274P : 24引脚DIL ;塑料( SOT101A ) ; SOT101-1 ; 1996年9月05
SAA7274T : 24引脚小型包装;塑料( SO24 ; SOT137A ) ; SOT137-1 ; 1996年9月05
T
AMB
40
+70
°C
V
OH
V
OL
V
DD
0.5
0.4
V
V
V
I
= 0 V
V
I
= 5.5 V
除了IBIFA
V
IH
V
IL
I
I
I
I
C
I
0.7 V
DD
0
4
V
DD
0.3 V
DD
1
1
6
V
V
A
A
pF
V
DD
4.5
5.5
V
条件
符号
分钟。
典型值。
马克斯。
单位
1991年7月
2
飞利浦半导体
产品speci fi cation
音频数字输入电路( ADIC )
SAA7274
图1框图。
1991年7月
3
飞利浦半导体
产品speci fi cation
音频数字输入电路( ADIC )
钉扎
电源
V
DD
V
SS
IBIFA
IFDEN
IPHEN
正电源电压(5 V)的
接地( 0 V )
SAA7274
输入( CMOS保护)
两相输入信号(最小为1 MHz 。
最大。 3.1兆赫)
频率检测器启用
锁相环边缘选择器
ITEST1测试输入使能
ITEST2测试输入使能
IDACL
IWSEL
IDOEN
IOSCL
数据时钟输入信号(最大5 MHz)的
字选择输入信号(最大50 kHz)的
OUTPUT ENABLE
时钟振荡器输入(最小为8 MHz 。
最大。 12.5兆赫)
输出(推挽)
OCDB
OLOC
OREF
OPHA
OPRE
OSCU
OSDU
OSCL
OOSC
控制数据位(最大为400KHz )
外的锁定信号
相位基准信号(最大6.2 MHz)的
相输出信号(最大6.2 MHz)的
预加重等级
用户时钟/复制位信号(最大3.1 MHz)的
用户数据/预加重(最大3.1 MHz)的
系统时钟输出(最小为8 MHz 。
最大。 12.5兆赫)
。时钟振荡器输出(最小的8 MHz ;
最大。 12.5兆赫)
图2钢钉图。
输出(三态推挽)
OBSY
OWSY
ODCL
内部审计办公室
块同步输出信号
( 49152分之1系统时钟)
字时钟输出信号( 1/256系统时钟)
数据时钟输出信号(1/4系统时钟)
数据输出信号(最大2.5 MHz)的
1991年7月
4
飞利浦半导体
产品speci fi cation
音频数字输入电路( ADIC )
功能说明
主要功能
SAA7274
双相输入信号必须符合IEC / EBU标准, IEC技术。 COM 。 84号, SECR 。 50 , 1987年1月的格式,
以及满足下列条件:
通道数: 2
传输码:双相标记
同步方法:双相违规
数据的比特数:24,从LSB开始
控制位数: 4
序言值:
表1
序言值
0
11101000
1
00010111
前小区
块序言
主要功能执行以下任务:
提供与数据比特分别为每两个信道的等效二进制值输出功能。
这些值都可以,直到接收到新的信息。
产生失锁输出信号( OLOC ),其为高电平时,双相输入信号的频率等于
至1/4系统时钟频率的和当块的前同步码中的二相输入信号被检测到。
如果两相输入信号不存在后32个时钟脉冲,也只要两相输入信号和IOSCL / 4
由32个以上的时钟脉冲从彼此渐行渐远,则输出OSCU强制为高,输出OSDU ,
OPRE , OLOC , OCDB和内部审计办公室被拉低。
产生与系统时钟的1/4的频率的数据时钟输出信号( ODCL ) 。当一个块前导码是
在两相输入信号ODCL检测被同步到一个低的值。
产生与系统时钟的1/256的频率的字时钟输出信号( OWSY ) 。当一个块前导
在两相输入信号OWSY检测被同步到一个低的值。
生成块同步输出信号( OBSY ) 。这个信号是高电平期间, 4个系统时钟周期,并具有
的频率的系统时钟的49152分之1 。该信号与双相输入的块的前同步码的同步
信号。
产生相位输出信号( OPHA )和相位基准信号( OREF ) 。如果两相输入的频率
信号( IBIFA )等于1/4系统时钟频率(六
IOSCL
/ 4 ),则IC产生OPHA和OREF所示
如图3所示。
如果两相输入信号的频率( IBIFA )是大于或小于系统时钟频率的1/4 ,然后在
IC产生OPHA和OREF ,如图4所示。
1991年7月
5
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