RM5271 微处理器
与外部缓存接口
文档版本1.3
日期： 02/2000
特点
双发射超标量微处理器
—
200 ，250， 266 ，300， 350兆赫的工作频率
—
420的Dhrystone MIPS 2.1最大
高性能系统接口
—
64 bitmultiplexed系统地址/最佳数据总线
价格/性能高达125MHz的操作频率
—
高性能写协议最大化未缓存
写入带宽
—
处理器时钟乘法器2 ， 2.5 ，3， 3.5 ，4， 4.5 ，5个，6个，7个，8个，9个
—
IEEE 1149.1 JTAG边界扫描
集成的片上高速缓存
—
32KB指令和32KB数据 - 2路组相联
—
事实上，索引，物理标记
—
回写式和直写在每个页面的基础
—
在第一个双数据高速缓存未命中的管道重新启动
集成的二级缓存控制器（ R5000兼容）
—
支持512K或2MByte块写入，通过二级
集成的存储器管理单元
—
完全关联的联合TLB （由I和D的翻译共享）
—
48双项映射96页
—
可变页面大小（ 4KB到16MB的4倍递增）
高性能浮点单元 - 高达700 MFLOPS
—
单周期重复率，常见的单精度操作
tions和一些双精度运算
—
两个周期重复率双精度乘法和dou-
BLE精密结合乘加运算
—
单周期重复率的单精度相结合的多
来往加操作
MIPS IV指令集
—
浮点乘加指令增加perfor-
曼斯在信号处理和图形应用
—
有条件的举措来减少分支频率
—
索引寻址模式（寄存器+寄存器）
嵌入式应用程序增强
—
专用DSP整数乘法累加指令
和3个操作数的乘法指令
—
通过设定的指令和数据高速缓存锁定
—
对于中断可选专用的异常向量
全静态CMOS设计，具有掉电逻辑
—
待机功率降低模式WAIT指令
—
2.5V内核， 3.3V IO的
304引脚SBGA封装（ 31x31mm ）
框图
Extenal高速缓存控制器
数据Cache
2路组相联
DTAG
DTLB
ITAG
ITLB
一级指令缓存
2路组相联
A / D BUS
公交车垫
存储缓冲器
写缓冲器
读缓冲器
缓冲垫
地址缓冲器
指令分派单元
FP
指令
注册
FP巴士
整数巴士
整
指令
注册
巴士
浮点控制
浮点数
负载/对齐
浮点数
注册网络文件
打包机/脱壳
联合TLB
DVA
负载定位仪
整数地址/加法
系统/内存
控制
PC增量
FA巴士
IVA
移位/存储定位仪
逻辑单元
浮点数
MultAdd ， ADD，SUB ，
无级变速器，分区，的Sqrt
科电脑加法
ITLB虚拟
程序计数器
虚拟DTLB
PLL /时钟
INT MULT ，股利， MADD
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RM5271微处理器，文档版本1.3
整数控制
协处理器0
整数寄存器文件
1
描述
该QED RM5271是一款高度集成的超标量微
处理器非常适合于高端嵌入式CON-
控制应用，如网络互联，高性能
图像处理，高速印刷，和3-D visual-
ization.The RM5271也可以适用于低端与工作
站市场，其平衡的整数和浮点
对于大中专性能和直接支持
高速缓存（高达2MB）提供卓越的性能/价格
以其高通量全流水浮点组合
点执行单元的超标量性能
RM5271提供了无与伦比的价格/性能中的COM
putationally的嵌入式应用。
CPU寄存器
该RM5271 CPU包含32个通用寄存器，
两个特殊用途寄存器为整数乘法和
师，程序计数器，也没有条件码位。
图1示出了用户可见的状态。
硬件概述
该RM5271提供针对高集成度
高性能的嵌入式应用。关键元素
正的RM5271的ments简要地描述如下。
管道
为整数运算，加载，存储，和其他非悬空
荷兰国际集团分业务， RM5271采用5级流水线。
除了5级整数流水线的RM5271
使用扩展的7级流水线浮点操作
系统蒸发散。
图2示出了RM5271整数流水线。多达五个
整数指令可以同时执行。
超标量调度
的RM5271具有不对称的超标量分发单元
它发出的整数指令和浮点允许
同时点计算指令。对于
要超标的问题，整数指令包括ALU ，
分支，加载/存储和浮点加载/存储，而悬空
荷兰国际集团点运算指令包括浮点
加，减，合并的乘加，转换等。
通用寄存器
63
0
r1
r2
r29
r30
r31
63
PC
程序计数器
0
0
63
HI
63
LO
0
乘法/除法寄存器
0
图1 CPU寄存器
2
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I0
I1
I2
I3
I4
1I
2I
1R
1I
2R
2I
1A
1R
1I
2A
2R
2I
1D
1A
1R
1I
2D
2A
2R
2I
1W
1D
1A
1R
1I
2W
2D
2A
2R
2I
1W
1D
1A
1R
2W
2D
2A
2R
1W
1D
1A
2W
2D
2A
1W
1D
2W
2D
1W
2W
一个周期
1I - 1R ：指令高速缓存访问
2I ：指令虚拟到物理地址的转换
2R ：寄存器文件中读取，跳过计算，指令译码，分公司地址计算
1A ：发行或滑决策，决策科
1A ：数据虚拟地址计算
1A -2A ：整数加，逻辑，移位
2A ：存储对齐
2A - 2D ：数据缓存访问和负载对齐
1D ：数据虚拟到物理地址的转换
2W ：注册文件写入
图2管道
整数单元
在RM5271实现了MIPS IV指令集
因此，架构，并完全与向上兼容
这对实施EAR-处理器上运行的应用程序
利尔代MIPS I- III指令集。此外，该
RM5271包括两个特定于实现的说明
在基线MIPS IV ISA但也有用没有发现
嵌入式市场。这些指令的整数
乘法累加（ MAD）和3个操作数的整数乘法
（ MUL ） 。
在RM5271整数单元包括32一般用途
构成的64位寄存器，一个装入/存储体系结构的单
周期的ALU运算（加，分，逻辑，移位）和一个
独立乘法/除法单元。其他寄存器
资源包括：
HI / LO
结果寄存器的双
操作数的整数乘法/除法运算，并亲
程序计数器（ PC） 。
进行转移和存储对齐操作。每
这些单元被优化以在单个执行所有操作
处理器周期。
整数乘法/除法
该RM5271有一个专门的整数乘法/除法单元
高速乘法和乘法累加优化
操作。表1示出了乘法的性能/
除法单元上的每个操作。
表1：
操作码
MULT / U ，
MAD / U
MUL
DMULT ，
DMULTU
DIV ， DIVD
DDIV ，
DDIVU
整数乘法/除法运算
操作数
SIZE
16位
32位
16位
32位
任何
任何
任何
潜伏期
3
4
3
4
7
36
68
2
3
2
3
6
36
68
重复
率
0
0
1
2
0
0
0
摊子
周期
注册网络文件
该RM5271有32个通用寄存器与
寄存器中的位置0（ r0的）硬接线到一个零值。这些
寄存器用于标量整数运算和
地址计算。寄存器文件中有两个读端口
和一个写端口和被完全旁路，以最小化操作
化延迟的管道。
ALU
的RM5271 ALU由整数加法器/减法器，一个
逻辑单元，以及一个移位器。加法器进行地址calcu-
另外办法第十四算术运算。该逻辑单元
执行所有的逻辑和零点漂移的数据移动。该转换器
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基线的MIPS IV的ISA指定的一个，该结果
乘法或除法运算被放置在
Hi
和
Lo
稳压
存器。这些值然后可传送到通用
使用Move-从喜MOVE-目的寄存器文件
从罗（ MFHI / MFLO ）指令。
除了基线的MIPS IV整数相乘的指令
中，请在RM5271还实现了3操作数乘
指令MUL 。该指令规定，乘法
3
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结果直接到整数寄存器文件，而不是
Lo
注册。乘法的部分，将有去甲
马利已经进入了
Hi
寄存器被丢弃。对于应用程序
在已知系统蒸发散，高乘法的一半
结果是不需要使用MUL指令消除
执行一个明确的MFLO指令的必要性。
乘加指令（ MAD ）将两个能操作
AND和增加所得到的产物与当前内容
的
Hi
和
Lo
寄存器。乘法累加操作
灰是芯基元的几乎所有信号处理的
算法，允许RM5271 ，省去了
在许多嵌入式应用单独的DSP引擎。
表2给出的浮点指令的等待时间
在内部的处理器周期。
表2：
浮点指令周期
潜伏期
4
4
4/5
4/5
4/5
21/36
21/36
21/36
38/68
4
6
6
4
4
4
4
4
4
4
1
1
1
1
1
重复率
1
1
1/2
1/2
1/2
19/34
19/34
19/34
36/66
1
3
3
1
1
1
1
1
1
1
1
1
1
1
1
手术
FADD
一个fsub
fmult
fmadd
fmsub
FDIV
FSQRT
frecip
frsqrt
fcvt.s.d
fcvt.s.w
fcvt.s.l
fcvt.d.s
fcvt.d.w
fcvt.d.l
fcvt.w.s
fcvt.w.d
fcvt.l.s
fcvt.l.d
钙镁磷肥
FMOV
fmovc
财务与预算
FNEG
浮点协处理器
该RM5271采用了高性能的全用户喉─
内衬浮点协处理器，它包括一个浮点
点寄存器文件和自主执行单元的多
层/添加/转换和除法/平方根。浮点
协处理器是紧耦合的执行单元，解码
和并行执行的指令用，并在壳体
浮点装入和存储的，与所述合作
整数单元。的RM5271的超标量能力
拟发行可浮点运算指令
同时与整数指令。
浮点单元
在RM5271浮点执行单元，支持单
和双精度算术运算，如在IEEE规定
标754的执行单元被分成一个单独的
除法/方根单元和流水线乘法/加法单元。
除法/平方根的重叠和乘法/加法指令
灰被支持。
在RM5271保持完全精确的浮点例外
，而且还能让双方重叠和流水线操作
系统蒸发散。精确的例外是在对象 - 非常重要的
面向对象的编程环境和非常可取
调试在任何环境中。
浮点运算包括：
添加
减
乘
DIVIDE
平方根
倒数
倒数平方根
有条件的举动
定点和浮点之间的转换
点格式
浮点格式之间的转换
浮点比较
浮点通用寄存器文件
浮点通用寄存器堆（ FGR）是由
32个64位寄存器。与浮点负载dou-
BLE （ LDC1 ）和存储双（ SDC1 ）指令，悬空
荷兰国际集团点单元可以采取64位宽度的数据的优点
高速缓冲存储器，并发出一个浮点协处理器的加载或存储
双字指令中的每一个周期。
浮点控制寄存器空间包含两个寄存器
TER值;一个用于确定配置和修改Infor公司
息的协处理器，一个用于控制和状态
信息。这些主要用于诊断软
洁具，异常处理，保存和恢复状态，
控制舍入模式。为了支持超标量操作
化的FGR有四个读端口和两个写端口，
完全绕过，以尽量减少用户喉─操作延迟
线。三个的读端口和一个写端口都用来
支持组合的乘加指令，而
第四读取和写入第二个端口可并发悬空
荷兰国际集团点加载或存储。
4
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系统控制协处理器（ CP0）
系统控制协处理器，也称为协处理器
0或CP0在MIPS架构，负责vir-
图阿尔存储器子系统，异常控制系统，
和处理器的诊断能力。该
RM5271 CP0为逻辑上等同于RM5200 。
存储器管理单元控制所述虚拟存储器
系统页面映射。它包括一个指令的地址的
翻译缓冲器， ITLB ，一个数据地址翻译缓冲器
DTLB ，联合指令和数据地址转换
所使用的虚拟缓冲， JTLB ，和协处理器寄存器中
存储器映射子系统。
虚拟到物理地址的映射
的RM5271提供的虚拟寻址三种模式：
用户模式
内核模式
监控模式
这个机制提供对系统软件，以提供
对于用户进程的安全环境。在CP0位
状态
注册确定哪些虚拟寻址模式
使用。在用户模式中， RM5271提供了单一的，单向
形成256GB的（2GB在32位模式）的虚拟地址空间。
当在内核模式下操作，四个不同的虚拟
地址空间，共计1024GB （4GB在32位模式下） ，
是同时可用的和由有区别
虚拟地址的高位比特。
该RM5271处理器还支持在管理员模式
其中所述虚拟地址空间是256.5GB （ 2.5GB在32
位模式） ，分成三个区域的基础上的高
订购虚拟地址的比特。
图4示出了用于32位地址空间布局操作
系统蒸发散。
系统控制协处理器寄存器
在RM5271集成所有的系统控制协处理器
（ CP0 ）寄存器芯片。这些寄存器提供路径
通过该虚拟存储器系统中的页映射
被检查和修改，异常处理，
操作模式控制（内核与用户模式，
中断使能或禁止，缓存功能） 。此外，
的RM5271包括寄存器来实现一个实时
循环盘点设施，以在高速缓存中的诊断测试和帮助
协助数据的错误检测。
图3示出CP0寄存器。
PageMask
5*
EntryHi
10*
47
EntryLo0
2*
EntryLo1
3*
环境
4*
算
9*
状态
12*
指数
0*
EPC
14*
BadVAddr
8*
比较
11*
原因
13*
TLB
随机
1*
有线
6*
（项保护
从TLBWR ）
0
LLAddr
17*
TAGLO
28*
的Taghi
29*
PRID
15*
CONFIG
16*
ECC
26*
XContext
20*
CacheErr
27*
值的ErrorEPC
30*
用于内存
管理
*登记号
用于异常
处理
图3 CP0寄存器
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