RM5261 微处理器
与64位系统总线
文档版本1.3
日期： 02/2000
特点
双发射超标量微处理器
—
200 ，250， 266兆赫的工作频率
—
319的Dhrystone MIPS 2.1
高性能系统接口
—
64位复用系统地址/最佳数据总线
价格/性能
—
高性能写协议最大化非高速缓存写
带宽
—
处理器时钟乘法器2 ， 2.5 ，3， 3.5 ，4， 4.5 ，5个，6个，7个，8个，9个
—
IEEE 1149.1 JTAG边界扫描
集成的片上高速缓存
—
32KB指令和32KB数据 - 2路组相联
—
事实上，索引，物理标记
—
回写式和直写在每页的基础
—
在第一个双数据高速缓存未命中的管道重新启动
集成的存储器管理单元
—
完全关联的联合TLB （由I和D的翻译共享）
—
48双项映射96页
—
可变页面大小（ 4KB到16MB的4倍递增）
高性能浮点单元： - 高达532 MFLOPS
—
单周期重复率普遍单精度操作
tions和一些双精度运算
—
两个周期重复率对于双精度乘法和dou-
BLE精密结合乘加运算
—
单周期重复率单精度相结合的多
来往加操作
MIPS IV指令集
—
浮点乘加指令增加perfor-
曼斯在信号处理和图形应用
—
有条件的举措来减少分支频率
—
索引寻址模式（寄存器+寄存器）
嵌入式应用程序增强
—
专用DSP整数乘法累加指令
和3个操作数的乘法指令
—
I和D高速缓存锁定了一套
—
对于中断可选专用的异常向量
完全静态的0.25微米CMOS工艺设计，断电逻辑
—
待机功率降低模式WAIT指令
—
2.5V内核， 3.3V IO的
208引脚PQFP封装
框图
数据Cache
2路组相联
DTAG
DTLB
ITAG
ITLB
一级指令缓存
2路组相联
A / D BUS
公交车垫
存储缓冲器
写缓冲器
读缓冲器
缓冲垫
地址缓冲器
指令分派单元
FP
指令
注册
FP巴士
整数巴士
整
指令
注册
巴士
浮点控制
浮点数
负载/对齐
浮点数
注册网络文件
打包机/脱壳
联合TLB
DVA
负载定位仪
整数控制
协处理器0
系统/内存
控制
PC增量
FA巴士
整数寄存器文件
整数地址/加法
IVA
移位/存储定位仪
逻辑单元
浮点数
MultAdd ， ADD，SUB ，
无级变速器，分区，的Sqrt
科电脑加法
ITLB虚拟
程序计数器
虚拟DTLB
PLL /时钟
INT MULT ，股利， MADD
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RM5261微处理器，文档版本1.3
1
硬件概述
该RM5261提供针对高集成度
高性能的嵌入式应用。关键元素
正的RM5261的ments简要地描述如下。
与该处理器上运行的应用程序兼容imple-
门庭上一代MIPS I- III指令集。
此外，该RM5261包括三个实施
在基线MIPS IV ISA没有找到具体的说明
但在嵌入式市场的地方非常有用。
详细介绍了在后面的章节中，这些指令是
整数乘法累加和3个操作数的整数乘法。
在RM5261整数单元包括32一般用途
构成的64位寄存器，一个装入/存储体系结构的单
周期的ALU运算（加，分，逻辑，移位）和一个
独立乘法/除法单元。其他寄存器
资源包括：
HI / LO
结果寄存器的双
操作数的整数乘法/除法运算，并亲
程序计数器（ PC） 。
超标量调度
的RM5261具有不对称的超标量分发单元
它发出的整数指令和浮点允许
同时点计算指令。整
指令包括ALU ，分支，加载/存储和浮点
点加载/存储，而浮点运算指令
系统蒸发散包括浮点加，减，加之多
合股加，变频等。结合其高
吞吐量全流水浮点执行单元，在
在RM5261的超标量性能提供了无与伦比的
价格/性能中的计算密集型的嵌入式
应用程序。
管道
为整数运算，加载，存储，和其他非悬空
荷兰国际集团点操作， RM5261实现5级
整数流水线。除整数流水线，该
RM5261实现延长的7级流水线为悬空
荷兰国际集团，浮点运算。
在RM5261倍频输入
SYSCLOCK
2 ， 2.5 ，3，
3.5 ，4， 4.5 ，5，6 ，7，8 ，或9 ，以产生所述流水线时钟。
图2示出了RM5261整数流水线。如图所示
在该图中，多达五个整数指令可以被执行
同时。
CPU寄存器
该RM5261 CPU有一个简单的用户可见的状态consist-
荷兰国际集团的32个通用寄存器，两个特殊用途
对于整数乘法和除法，节目寄存器
计数器，并且没有条件码位。图1示出了
用户可见状态。
整数单元
像RM5260 ， RM5261的实现MIPS IV
指令集体系结构，因而是完全向上
通用寄存器
63
0
r1
r2
r29
r30
r31
63
PC
程序计数器
0
63
LO
0
63
HI
0
乘法/除法寄存器
0
图1 CPU寄存器
2
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I0
I1
I2
I3
I4
1I
2I
1R
1I
2R
2I
1A
1R
1I
2A
2R
2I
1D
1A
1R
1I
2D
2A
2R
2I
1W
1D
1A
1R
1I
2W
2D
2A
2R
2I
1W
1D
1A
1R
2W
2D
2A
2R
1W
1D
1A
2W
2D
2A
1W
1D
2W
2D
1W
2W
一个周期
1I - 1R ：指令高速缓存访问
2I ：指令虚拟到物理地址的转换
2R ：寄存器文件中读取，跳过计算，指令译码，分公司地址计算
1A ：发行或滑决策，决策科
1A ：数据虚拟地址计算
1A -2A ：整数加，逻辑，移位
2A ：存储对齐
2A - 2D ：数据缓存访问和负载对齐
1D ：数据虚拟到物理地址的转换
2W ：注册文件写入
图2管道
注册网络文件
该RM5261有32个通用寄存器与
寄存器中的位置0（ r0的）硬连接到一个零值。这些
寄存器用于标量整数运算和
地址计算。寄存器文件中有两个读端口
和一个写端口和被完全旁路，以最小化操作
化延迟的管道。
表1：
整数乘法/除法运算
操作数
SIZE
16位
32位
16位
32位
任何
任何
任何
重复
率
2
3
2
3
6
36
68
摊子
周期
0
0
1
2
0
0
0
操作码
MULT / U ，
MAD / U
MUL
DMULT ，
DMULTU
DIV ， DIVD
DDIV ，
DDIVU
潜伏期
3
4
3
4
7
36
68
ALU
的RM5261 ALU由整数加法器/减法器，一个
逻辑单元，以及一个移位器。加法器进行地址calcu-
另外办法第十四算术运算。该逻辑单元
执行所有的逻辑和零点漂移的数据移动。该转换器
进行转移和存储对齐操作。每
这些单元被优化以在单个执行所有操作
处理器周期。
整数乘法/除法
该RM5261有一个专门的整数乘法/除法单元
高速乘法和乘法累加优化
操作。表1示出了乘法的性能/
除法单元上的每个操作。
基线的MIPS IV的ISA指定的一个，该结果
乘法或除法运算被放置在
Hi
和
Lo
稳压
存器。这些值然后可传送到通用
使用Move-从喜MOVE-目的寄存器文件
从罗（ MFHI / MFLO ）指令。
除了基线的MIPS IV整数相乘的指令
中，请在RM5261还实现了3操作数乘
指令MUL 。该指令规定，乘法
结果直接到整数寄存器文件，而不是
Lo
注册。乘法的部分，将有去甲
马利已经进入了
Hi
寄存器被丢弃。对于应用程序
在已知系统蒸发散，该乘法的上半部分
结果是不需要使用MUL指令消除
执行一个明确的MFLO指令的必要性。
还包括在RM5261是乘 - 加指令
系统蒸发散， MADU / MAD 。该指令将两个操作数
并增加了所得到的产物中的当前内容
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3
系统控制协处理器（ CP0）
系统控制协处理器，也称为协处理器0
或CP0在MIPS架构，负责vir-
图阿尔存储器子系统，异常控制系统，
和处理器的诊断能力。在MIPS
体系结构，系统控制协处理器（以及因此的
内核软件）是依赖于实现。
存储器管理单元控制所述虚拟存储器
系统页面映射。它包括一个指令的地址的
翻译缓冲器， ITLB ，一个数据地址翻译缓冲器
DTLB ，联合指令和数据地址转换
所使用的虚拟缓冲， JTLB ，和协处理器的寄存器
存储器映射子系统。
虚拟到物理地址的映射
的RM5261提供的虚拟寻址三种模式：
用户模式
内核模式
监控模式
这个机制提供对系统软件，以提供
对于用户进程的安全环境。在CP0位
寄存器状态确定哪些虚拟寻址模式
使用。在用户模式中， RM5261提供了单一的，单向
形成了1TB （ 2GB在32位模式下）虚拟地址空间。
当在内核模式下操作，四个不同的虚拟
地址空间，总计超过2.5TB （4GB在32位模式下） ，
是同时可用的和由有区别
虚拟地址的高位比特。
该RM5261处理器还支持在管理员模式
这32位超过2TB （ 2.5GB的虚拟地址空间
模式） ，分成三个区域基于高阶上
虚拟地址的比特。
当RM5261被配置为一个64位microproces-
感器中，虚拟地址空间布局是一个向上的compati-
的32位虚拟地址空间布局均衡器延伸。
图4示出了用于32位地址空间布局操作
化。
系统控制协处理器寄存器
的RM5261包含所有系统控制协处理器
（ CP0 ）寄存器芯片。这些寄存器提供路径
通过该虚拟存储器系统中的页映射
被检查和修改，异常处理，
操作模式控制（内核与用户模式，
中断使能或禁止，缓存功能） 。此外，
的RM5261包括寄存器来实现一个实时
循环盘点设施，以在高速缓存中的诊断测试和帮助
协助数据的错误检测。
图3示出CP0寄存器。
PageMask
5*
EntryHi
10*
47
EntryLo0
2*
EntryLo1
3*
环境
4*
算
9*
状态
12*
指数
0*
EPC
14*
BadVAddr
8*
比较
11*
原因
13*
TLB
随机
1*
有线
6*
（项保护
从TLBWR ）
0
LLAddr
17*
TAGLO
28*
的Taghi
29*
PRID
15*
CONFIG
16*
ECC
26*
XContext
20*
CacheErr
27*
值的ErrorEPC
30*
*登记号
用于内存
管理
用于异常
处理
图3 CP0寄存器
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5
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