IDT
TM
INTERPRISE
TM
集成
通信处理器
RC32434
设备概述
该RC32434是IDT 是Interprise 系列PCI的一员
集成通信处理器。它集成了一个高perfor-
曼斯CPU内核和多个片上外设。综合
处理器被设计为从I / O模块的主要传送信息
内存最小CPU干预，利用高度精密的
直接存储器存取（DMA）引擎。通过所有的数据传输
RC32434通过从芯片上的I / O外设写入数据来实现
主存储器中，然后进行到另一个I / O模块。
特点
x
32位CPU内核
- MIPS32指令集
- 缓存大小： 8KB指令和数据缓存， 4路集
关联的，高速缓存行锁定，无阻塞的预取
- 16双项JTLB可变页面大小
- 3项指令TLB
- 3项数据TLB
- 每个时钟1 32x16乘法最大发行利率
- 一个32×32的最高发行利率乘以每个时钟等
- CPU控制，启动，停止和单步执行
- 软件断点支持
- 对虚拟地址的硬件断点
- ICE接口，与EJTAG光谱的2.5版兼容
我阳离子科幻
PCI接口
- 32位PCI版本2.2兼容
- 支持在主机和目标主机或卫星运行
模式
- 支持同步和异步操作
- PCI时钟支持从16 MHz到66 MHz的频率
- PCI仲裁器在主机模式：支持6个外部主控，固定
优先级或循环仲裁
– I
2
O“喜欢” PCI消息股
x
以太网接口
- 10和100 Mb / s的ISO / IEC 8802-3 ：1996标准
- 支持MII或RMII PHY接口
- 支持64项基于哈希表的多播地址过滤
- 512字节的发送和接收FIFO
- 支持在IEEE标准中概述的流量控制功能。 802.3x-
1997
x
DDR内存控制器
- 最多支持DDR SDRAM 256MB的
- 1芯片选择，支持4个DDR内部银行
- 支持使用x8或x16位宽的DDR一个16位宽的数据端口
SDRAM器件
- 支持64兆， 128兆， 256兆， 512兆，以及1Gb DDR
SDRAM器件
- 数据总线复用支持允许接口标准
DDR DIMM内存模块的SODIMM和
- 自动刷新代
x
框图
MII / RMII
I
2
C总线
MIPS-32
CPU核心
ICE
EJTAG
D.高速缓存
PMBus的
打断
调节器
:
:
1以太网
10/100
接口
MMU
一，高速缓存
3计数器
计时器
IPBUS
TM
I
2
C
调节器
DMA
调节器
DDR
(16-bit)
DDR
控制器
ARBITER
内存& I / O
调节器
总线/系统
廉正
MONITOR
1 UART
(16550)
GPIO
接口
SPI
调节器
PCI
主/目标
接口
PCI仲裁器
（主机模式）
内存&
外设总线（ 8位）
串行通道
GPIO引脚
SPI总线
PCI总线
IDT和IDT标志是集成设备技术， Inc.的商标。
1 53
2005年集成设备技术有限公司
2006年1月19日
DSC 6214
IDT RC32434
内存和外围设备控制器
- 提供“无缝”接口标准的SRAM，闪存， ROM ，
双端口存储器和外围设备
- 解复用地址和数据总线： 8位的数据总线， 26位
地址总线，4个片选，控制外部数据总线
缓冲器
自动字节的收集和散射
- 灵活的协议配置参数：可编程
等待状态（ 0至63）的数目，可编程postread /后
写入延迟（ 031 ） ，支持外部等待状态的产生，
支持Intel和摩托罗拉的风格外设
- 写保护能力，每个片选
- 可编程总线事务定时器产生热复位
当计数器到期
- 支持多达64 MB的内存每个片选
x
DMA控制器
- 6个DMA通道：两个通道PCI （ PCI内存和
内存PCI ） ，两个通道的以太网接口，以及
两个通道的内存到内存的DMA操作
- 提供灵活的基于描述符的操作
- 支持非对齐传输（即，源或目标
地址可以是任意字节边界）与任意字节
长
x
通用异步收发器（ UART ）
- 兼容16550和16450个UART
- 16字节的发送和接收缓冲区
- 从系统中导出可编程的波特率发生器
时钟
- 完全可编程的串行特性：
- 5 ，6，7 ，或8位字符
- 偶，奇或无奇偶校验位的产生和检测
- 1 ， 1-1 / 2或2个停止位
行中止的产生和检测
- 错误的起始位检测
- 内部环回模式
x
2
I C总线
- 支持标准的100 Kbps的模式，以及400 Kbps的速度快
模式
- 支持7位和10位寻址
- 支持四种模式：主发送，主接收器，
从发送，从接收器
x
其他通用外设
中断控制器
- 系统功能的完整性
- 通用I / O控制器
- 串行外设接口（SPI）
x
计数器/定时器
- 三个通用32位定时器计数器
- 定时器可级联
- 可选择计数器/定时器的时钟源
x
JTAG接口
- 兼容IEEE标准。 1149.1 - 1990
x
CORE
CPU核心的执行
32位CPU内核与MIPS32指令100 ％兼容
集架构（ISA） 。具体而言，该器件采用了4Kc CPU
MIPS科技公司研发的核心（ www.mips.com ） 。这个核心
发出每个周期一条指令，包括一个5级流水线，并
对于需要整数算术应用进行了优化。
CPU内核包括8 KB的指令和8KB的数据高速缓存。两
缓存是4路组相联，并可以被锁定在一个每行的基础上，
这使得在这珍贵的片上存储器的编程控制
资源。该核心还具有内存管理单元（ MMU ） 。
CPU核心还集成了一个增强的联合测试访问组
该用于连接到仿真器工具（ EJTAG ）接口
提供访问内部寄存器和使该部分成为
外部控制，从而简化了系统的调试过程。
使用该核心的允许IDT的客户能够充分利用广阔的
适用于MIPS架构设计师用手工一系列的软件和开发工具
tecture ，包括操作系统，编译器和在电路仿真提供
器。
PCI接口
在RC32434的PCI接口与2.2版本兼容
PCI规范。片上仲裁器最多可支持6个外部总线
大师，同时支持固定优先级和优先级旋转仲裁
计划。该器件可同时支持卫星和PCI主机的配置
系统蒸发散，使RC32434作为从控制器的PCI附加
卡应用程序或作为系统中的主PCI控制器。在PCI
接口可以同步或异步地进行操作的其他
我的RC32434设备/ O接口。
以太网接口
该RC32434拥有一个以太网通道支持10Mbps的和
100Mbps的速度，提供了一个标准介质无关接口
（ MII或RMII ） ，允许一个宽范围的外部设备被连接
有效的。
双倍数据速率内存控制器
该RC32434集成了高性能的双数据速率
它支持X16的内存配置了（ DDR ）内存控制器
到256MB 。该模块提供所需的所有接口的信号
向分立存储装置，包括一个片选，差分时钟
输出和数据选通信号。
I /控制器
内存和I / O控制器
该RC32434使用专用的本地内存/ IO控制器，包括
解复用的8位数据和26位地址总线。它包括所有的
所需的信号直接连接到最多四个Intel或
摩托罗拉式的外围设备。
2 53
2006年1月19日
IDT RC32434
DMA控制器
DMA控制器由6个独立的DMA通道，所有的
该操作中完全相同的方式。 DMA控制器断开负载
从移动片上的接口之间的数据，外部CPU芯
外设和存储器。该控制器支持分散/集中DMA
没有对齐限制，使它更适合通讯
和图形系统。
UART接口
该RC32434包含一个串行通道（ UART ），它兼容
与业界标准的16550 UART 。
I
2
C接口
在标准的I2C接口允许RC32434连接到
标准外围设备进行更完整的系统数量
的解决方案。该RC32434支持主机和从机操作。
通用I / O控制器
该RC32434有14个通用输入/输出引脚。每个引脚
可以用作活性高有效或低有效电平中断或不
可屏蔽中断输入端，并且每个信号可被用作一个位输入或
输出端口。
系统完整性的功能
该RC32434包含一个可编程看门狗定时器， gener-
茨一个不可屏蔽中断（NMI）时，计数器期满，并且还
包含一个地址空间的显示器，在响应报告错误
访问到的未解码的地址的区域。
2004年4月19日：
加入我
2
C功能。在表20中，销L1变
SDA引脚和L2变得SCL 。
2004年5月25日：
在表9中，信号MIIRXCLK和MIITXCLK ，所述敏
和大腿/ Tlow_9c最大值改变为140和260
分别与最小值和最大值的大腿/ Tlow_9d人
改为分别为14.0和26.0 。
2005年12月8日：
在表18中，校正的误差为最大电容
值从8.0到10.5 。
2006年1月19日：
拆下来NVRAM的所有引用。
热
散热注意事项
该RC32434是保证在0℃的环境温度范围
至+ 70℃商业级温度器件和 - 40 °C至+ 85 °，
工业温度的设备。
历史
修订Histor
2003年11月3日：
初始发布。初步信息。
2003年12月15日：
最终版本。在表7中，改变最大
对TDO所有在266MHz的类别Tskew价值和价值观改变
速度等级为信号DDRADDR等在表8 ，最小变
在所有速度等级的所有TDO信号和津市和TZD值
MDATA [7：0 ] 。在表16中，添加引用到电源注意事项
文档。在表17中，在添加PCI及注意事项1和2两行。
2004年1月5日：
表19 ，针F6从Vcc的I / O ，以改变
VSS。表23 ，脚F6从Vcc的I / O行删除，并添加到
在VSS行。
2004年1月27日：
在表3中，修改后的描述为MADDR [3 ：0]的
并改变4096次到4000 MADDR [ 7 ] 。 （注： MADDR是
不正确地标注为MDATA在以前的数据表。 ）
2004年3月29日：
增加了待机模式，以表16 ，电源
消费。
3 53
2006年1月19日
IDT RC32434
引脚说明表
下面的表列出了设置在RC32434的引脚的功能。一些列出的功能可以被复用到相同的引脚。
的信号的有效极性是使用后缀来定义。用的“N”结束的信号被定义为活性，或置位，当在一个逻辑零
（低）水平。所有其他信号（包括时钟，总线和选择线）将被解释为是活动的，或者认定时，在一个逻辑1 （高）电平的时候。
信号
TYPE
名称/说明
内存和外设总线
BDIRN
O
外部缓冲器的方向。
控制外部数据总线缓冲器的方向
用于存储器和外围总线。如果RC32434存储器和外围总线
被连接到收发器的A侧，如IDT74FCT245 ，那么这
销可以直接连接到方向控制的（例如， BDIR ）销
收发器。
外部缓冲器启用。
这个信号提供了一个输出使能控制的
外部缓冲存储器和外围数据总线上。
写入启用。
这个信号是在存储器和外围总线写使能显
宇空。
芯片选择。
这些信号被用来选择一个外部设备上的MEM-
储器和外设总线。
地址总线。
22位的存储器和外围总线地址总线。
MADDR [ 25:22 ]可作为GPIO备用功能。
数据总线。
8位的存储器和外围数据总线。在冷启动时，这些引脚
功能，用于加载的引导配置向量的输入。
输出使能。
此信号被置位时，数据应当由一个外部驱动
在存储器和外围总线纳尔设备。
读写。
该信号表示是否在存储器中的交易和
外围总线是一个读事务或写事务。高电平表示
一个从外部设备读出。低电平表示写外部
装置。
等待或传输确认。
当配置为等待信号，该信号是
一存储器和外围总线事务扩展总线时断言
周期。当被配置为传递应答，此信号被置位时
交易信号的交易完成。
BOEN
文
CSn为[3 ：0]的
MADDR [21 ：0]的
MDATA [7 ：0]的
OEN
RWN
O
O
O
O
I / O
O
O
WAITACKN
I
DDR总线
DDRADDR [13 ：0]的
DDRBA [1 ：0]的
DDRCASN
DDRCKE
O
O
O
O
DDR地址总线。
14位复用的DDR地址总线。这个总线是用来
这些地址传送到DDR设备。
DDR银行地址。
这些信号被用于对存储单元地址传送到
DDR的。
DDR列地址选通。
在DDR交易这个信号被确认
系统蒸发散。
DDR时钟使能。
DDR的时钟使能信号，在正常的断言
DDR操作。下面冷复位或断电时，这个信号被否定
下操作。
DDR负DDR时钟。
这个信号是差分的负时钟
DDR时钟对。
表1引脚说明（ 6个第1部分）
DDRCKN
O
4 53
2006年1月19日
IDT RC32434
信号
DDRCKP
DDRCSN
DDRDATA [15 ：0]的
DDRDM [1 ：0]的
TYPE
O
O
I / O
O
名称/说明
DDR正DDR时钟。
这个信号是差分的正时钟
DDR时钟对。
DDR芯片选择。
这个低电平有效信号用来选择DDR器件（多个）上
在DDR总线。
DDR数据总线。
16位DDR数据总线是用来之间的传输数据
RC32434和DDR设备。数据被传送在时钟的两个边沿。
DDR数据写入启用。
字节的数据写使能用于启用特定
DDR在字节通道写道。
DDRDM [0]对应于DDRDATA [7 ：0]的
DDRDM [1]对应于DDRDATA [15：8 ]
DDR数据选通信号。
DDR字节的数据选通信号被用来之间的时钟数据
DDR设备和RC32434 。这些选通脉冲输入时读取DDR
和DDR输出时写道。
DDRDQS [0]对应于DDRDATA [7 ：0]的
DDRDQS [1]对应于DDRDATA [15：8 ]
DDR行地址选通。
在DDR行地址选通脉冲触发
DDR的交易。
DDR电压基准。
SSTL_2 DDR电压基准由产生
外部源。
DDR写使能。
DDR写使能在DDR写交易断言
系统蒸发散。
DDRDQS [1 ：0]的
I / O
DDRRASN
DDRVREF
DDRWEN
PCI总线
PCIAD [31 ：0]的
O
I
O
I / O
PCI复用的地址/数据总线。
地址由总线主机时驱动
最初PCIFRAMEN断言。数据然后由总线主控器期间驱动
写入或由总线目标中读出。
PCI复用命令/字节使能总线。
PCI命令由驱动
最初PCIFRAMEN断言在总线主机。字节使能信号
在随后的数据阶段（ S）总线主机驱动。
PCI时钟。
用于所有的PCI总线事务时钟。
PCI设备选择。
这个信号由总线目标驱动以指示该焦油
获得已解码的地址作为自己的地址空间中的一个。
PCI框架。
通过总线主控驱动。声明表示总线的开始
交易。否定表示最后的数据。
PCI总线授权。
在内部仲裁者PCI主机模式：
这些信号的断言表示该代理内部RC32434
仲裁器已授予代理访问PCI总线上。
在与外部仲裁者PCI主机模式：
PCIGNTN [0]：由外部仲裁器认定，以表明该RC32434那
访问PCI总线已被授予。
PCIGNTN [3： 1]：未使用和驱动为高电平。
在PCI卫星模式：
PCIGNTN [0]：这个信号由外部的仲裁器，以指示该
访问到PCI总线RC32434已被授予。
PCIGNTN [3： 1]：未使用和驱动为高电平。
PCI引发准备。
驱动总线主机，以表明当前原点
可以完成。
表1引脚说明（ 6 2部分）
PCICBEN [3 ：0]的
I / O
PCICLK
PCIDEVSELN
PCIFRAMEN
PCIGNTN [3 ：0]的
I
I / O
I / O
I / O
PCIIRDYN
I / O
5 53
2006年1月19日
QQ：2880707522 复制
