R1Q2A3636/R1Q2A3618/R1Q2A3609
36 - Mbit的QDR II SRAM
2字突发
REJ03C0294-0003
初步
修订版0.03
2007年7月31日
描述
该R1Q2A3636是1,048,576字由36位中， R1Q2A3618是2,097,152字由18位，而R1Q2A3609是
使用4,194,304字由9位同步四倍数据速率静态RAM制造与先进的CMOS技术
全CMOS六晶体管存储器单元。它集成了独特的同步外围电路和突发计数器。所有
由输入时钟对控制的输入寄存器（K和/ K）和被锁存于K和/ K的正边缘。这些
产品适合于应用程序需要同步操作，高速，低电压，高密度和
宽位配置。这些产品被包装在165引脚塑料FBGA封装。
特点
1.8 V
±
核心0.1 V电源（V
DD
)
1.4 V到V
DD
对于I / O电源（V
DDQ
)
DLL电路的宽输出数据有效窗口和未来频率缩放
分开独立的读写并发交易数据端口
100％的总线利用率的DDR读写操作
两个-TICK爆低DDR交易规模
两个输入时钟（K和/ K ）用于精确DDR定时，只有时钟上升沿
精确的飞行时间和时钟歪斜匹配的时钟和数据两个输出时钟（C和/ C）一起交付给
接收设备
内部自定时写控制
时钟停止与能力
s
重新开始
用户可编程的输出阻抗
快时钟周期时间： 4.0 ns的（ 250兆赫） /5.0纳秒（ 200兆赫） /6.0纳秒（ 167兆赫）
为便于深度扩展简单的控制逻辑
JTAG边界扫描
注： QDR RAM和四倍数据速率RAM中包含的产品赛普拉斯开发一个新的家庭
半导体， IDT ， NEC ，三星和瑞萨科技公司
初步：
此设备的规格如有变更，恕不另行通知。请联系您就近
瑞萨科技公司销售部有关规范。
REJ03C0294-0003 Rev.0.03 2007年7月31日
第23页1
R1Q2A3636/R1Q2A3618/R1Q2A3609
订购信息
型号
R1Q2A3636ABG-40R
R1Q2A3636ABG-50R
R1Q2A3636ABG-60R
R1Q2A3618ABG-40R
R1Q2A3618ABG-50R
R1Q2A3618ABG-60R
R1Q2A3609ABG-40R
R1Q2A3609ABG-50R
R1Q2A3609ABG-60R
组织
1 - M个字
×
36-bit
2 - M个字
×
18-bit
4-M的字
×
9-bit
周期
4.0纳秒
5.0纳秒
6.0纳秒
4.0纳秒
5.0纳秒
6.0纳秒
4.0纳秒
5.0纳秒
6.0纳秒
时钟频率
250兆赫
200兆赫
167兆赫
250兆赫
200兆赫
167兆赫
250兆赫
200兆赫
167兆赫
包
塑料FBGA 165脚
PLBG0165FB-A
笔记
注：1.型号
（0： 1 ）R 1 ：瑞萨存储器前缀
（ 2 ： 3 ） Q2 ： QDRII 2字突发SRAM
Q3 ： QDRII 4字突发SRAM
Q4 ： DDRII 2字突发SRAM
Q5 ： DDRII 4字突发SRAM
Q6 ： DDRII 2字突发SRAM独立的I / O
(4)
答： V
DD
=1.8V
（ 5 ： 6 ） 36 ：密度= 36MB
72 ：密度= 72MB
（ 7 ： 8 ） 36 ：组织= X36
18 ：组织= X18
09 ：组织= X9
管脚配置
R1Q2A3636
系列
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
2
3
NC
4
5
6
7
8
9
10
NC
Q17
Q7
D15
D6
Q14
D13
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
/ CQ
Q27
D27
D28
Q29
Q30
D30
/ DOFF
D31
Q32
Q33
D33
D34
Q35
TDO
V
SS
Q18
Q28
D20
D29
Q21
D22
V
REF
Q31
D32
Q24
Q34
D26
D35
TCK
D18
D19
Q19
Q20
D21
Q22
V
DDQ
D23
Q23
D24
D25
Q25
Q26
SA
/W
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
/BW2
/BW3
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
/K
K
SA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
/C
/BW1
/BW0
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
/R
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
SA
D17
D16
Q16
Q15
D14
Q13
V
DDQ
D12
Q12
D11
D10
Q10
Q9
SA
V
REF
Q4
D3
Q11
Q1
D9
D0
TMS
（ TOP VIEW ）
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R1Q2A3636/R1Q2A3618/R1Q2A3609
R1Q2A3618
系列
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
2
3
4
5
6
/ CQ
NC
NC
NC
NC
NC
NC
/ DOFF
NC
NC
NC
NC
NC
NC
TDO
V
SS
Q9
NC
D11
NC
Q12
D13
SA
D9
D10
Q10
Q11
D12
Q13
V
REF
NC
NC
Q15
NC
D17
NC
TCK
V
DDQ
D14
Q14
D15
D16
Q16
Q17
SA
/W
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
/BW1
NC
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
/K
K
SA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
/C
7
NC
8
9
/BW0
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
/R
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
SA
NC
NC
NC
NC
NC
NC
10
NC
NC
Q7
NC
D6
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
SA
V
REF
Q4
D3
NC
Q1
NC
D0
TMS
11
CQ
Q8
D8
D7
Q6
Q5
D5
ZQ
D4
Q3
Q2
D2
D1
Q0
TDI
（ TOP VIEW ）
R1Q2A3609
系列
1
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
2
3
4
5
6
/ CQ
NC
NC
NC
NC
NC
NC
/ DOFF
NC
NC
NC
NC
NC
NC
TDO
V
SS
NC
NC
D5
NC
NC
D6
SA
NC
NC
NC
Q5
NC
Q6
V
REF
NC
NC
Q7
NC
D8
NC
TCK
V
DDQ
NC
NC
D7
NC
NC
Q8
SA
/W
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
NC
NC
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
/K
K
SA
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
V
SS
SA
C
/C
7
NC
8
9
/ BW
SA
V
SS
V
SS
V
DD
V
DD
V
DD
V
DD
V
DD
V
SS
V
SS
SA
SA
SA
/R
SA
V
SS
V
SS
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
DDQ
V
SS
V
SS
SA
SA
SA
NC
NC
NC
NC
NC
NC
10
SA
NC
NC
NC
D3
NC
NC
V
DDQ
NC
NC
NC
NC
NC
NC
SA
V
REF
Q2
NC
NC
NC
NC
D0
TMS
11
CQ
Q4
D4
NC
Q3
NC
NC
ZQ
D2
NC
Q1
D1
NC
Q0
TDI
（ TOP VIEW ）
注：为未来更高密度的SRAM 1.地址扩展的顺序（即72MB
→
144Mb
→ 288MB ） ：
(9A
→
3A
→
10A)
→
2A
→
7A
→
5B.
REJ03C0294-0003 Rev.0.03 2007年7月31日
第23页3
R1Q2A3636/R1Q2A3618/R1Q2A3609
引脚说明
名字
SA
I / O类型
输入
说明
同步地址输入：这些输入注册的，必须符合设置
并保持周围的K为READ周期的上升沿时间，必须符合设置
按住左右/ K的上升沿时间写周期。所有交易操作
关于脉冲串为2的单词（总线活动的一个时钟周期） 。这些输入被忽略
当设备被取消。
同步读取：当低，这导致输入要注册的地址输入
并启动一个读周期。该输入必须满足建立和保持时间左右
K的上升沿
同步写：当低，这导致输入要注册的地址输入
并发起一个写周期。该输入必须满足建立和保持时间左右
K的上升沿
同步字节写操作：当低，这些投入使它们各自的字节是
注册并在写周期写入。这些信号必须满足建立和保持
围绕K和/ K的上升沿次，每次的两个上升沿，包括
写周期。见字节写真值表进行信号数据的关系。
输入时钟：该输入时钟对注册在上升地址和控制输入
K上的上升沿和/ K的上升沿边缘的K ，以及寄存器中的数据。 / K是
理想情况下180度的相位差K.所有同步输入必须满足建立和
持有全天候上升沿时间。这些球无法保持V
REF
的水平。
输出时钟：这个时钟对提供调谐器输出的用户控制手段
数据。的/ C的上升沿被用作用于第一输出数据的输出定时参考。
C的上升沿被用作用于第二输出数据的输出定时参考。
理想情况下， / C为180度的相位差与C C和/ C可连接到高电平，迫使
使用K和/ K的作为输出的参考时钟，而不必提供C和/℃
时钟。如果拉高， C和/ C必须保持高的设备时不被触发
操作。这些球无法保持V
REF
的水平。
DLL禁用：低时，此输入将导致DLL被绕过/ DOFF输入
稳定的低频率运行。
输出阻抗匹配输入：该输入用于调整器件输出到
系统数据总线的阻抗。 Q和CQ的输出阻抗设定为0.2
×
RQ ，其中
RQ是从这场球对地的电阻。这种球可以直接连接到V
DDQ
,
这使得最小阻抗模式。这个球不能直接连接
到V
SS
或悬空。
IEEE1149.1测试输入： 1.8 V的I / O电平。这些球可能会留下不TMS输入
如果在JTAG功能没有在电路中使用的连接。
IEEE1149.1时钟输入： 1.8 V的I / O电平。该球必须被连接到V
SS
如果JTAG
功能没有被使用TCK输入的电路。
同步数据输入：输入数据必须满足建立和保持周围的上升时间
K和/ K的写操作期间的边缘。见管脚配置数字球网站
各个信号的位置。
该
×9
器件采用D0到D8 。剩下的信号不被使用。
该
×18
器件采用D0到D17 。剩下的信号不被使用。
该
×36
器件采用D0到D35 。
同步回波时钟输出：这些输出的边缘紧密地匹配
同步数据输出，并可以被用作一个数据有效指示。这些
信号运行自如，不当Q三态停止。
IEEE 1149.1测试输出： 1.8 V的I / O电平。
同步数据输出：输出数据被同步到各个C和/℃，或
到相应的K和/ K ，如果C和/ C是绑高。该总线响应工作
/ R命令。见引脚排列图单个信号的球选址。
该
×9
设备使用Q0为Q8 。剩下的信号不被使用。
该
×18
设备使用Q0到Q17 。剩下的信号不被使用。
该
×36
设备使用Q0到Q35 。
笔记
/R
输入
/W
输入
/ BW
x
输入
K, /K
输入
C, /C
输入
/ DOFF
ZQ
输入
输入
TMS
TDI
TCK
D
0
到D
n
输入
输入
输入
CQ ， / CQ
产量
TDO
Q
0
以Q
n
产量
产量
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R1Q2A3636/R1Q2A3618/R1Q2A3609
名字
V
DD
V
DDQ
V
SS
V
REF
NC
I / O类型
供应
供应
供应
说明
电源： 1.8 V标称。见直流特性和操作V
DD
供应
条件范围内。
电源：隔离输出缓冲区的供应。标称1.5 V 1.8 V也是允许的。
见直流特性和操作条件范围。
电源：地面上。
HSTL输入参考电压：名义上V
DDQ
/ 2 ，但也可以进行调整，以提高
系统的噪声容限。提供参考电压的HSTL输入缓冲器。
无连接：这些信号没有内部连接。这些信号可以留
浮动或连接到地，以改善封装的散热性。
笔记
注：1.所有电源和地面球必须被连接的设备的正确操作。
框图
（ R1Q2A3636 / R1Q2A3618 / R1Q2A3609系列）
19/20/21
地址
地址
/R
/W
K
/K
72
/36
/18
4/2/1
注册处
和
逻辑
19/20/21
ZQ
72
/36
/18
/W
MUX
写
注册
产量
注册
/ BWX
写入驱动器
SENSE AMP
产量
SELECT
数据
D
（数据输入）
36/18/9
ARRAY
注册处
和
逻辑
产量
卜FF器
内存
72
/36
/18
Q
（数据输出）
36/18/9
2
CQ
/ CQ
/R
K
/K
K
C
C, /C
or
K, /K
REJ03C0294-0003 Rev.0.03 2007年7月31日
第23页5
QQ：2880707522 复制
