QS5930T
具有集成环路滤波器低偏移CMOS PLL时钟驱动器
工业温度范围
低偏移CMOS PLL
带有时钟驱动器
集成环路滤波器
产品特点：
5V操作
Q / 2输出， 5 Q输出
有用的奔腾，PowerPC和PCI系统
内置环路滤波器的RC网络
低噪音TTL电平输出
<250ps上升沿输出偏移
平衡驱动器输出± 24毫安
低频测试PLL旁路功能
内置VCO / 2的选择更宽的频率范围
输出三态，复位，而OE / RST为低
ESD > 2000V
闭锁> -300mA
可在QSOP封装
QS5930T
描述
该QS5930T时钟驱动器使用一个内部锁相环
（PLL）的锁定低歪斜输出到基准时钟的输入。六路输出
可用： Q
0
–Q
4
， Q / 2 。精心布局和设计确保< 250PS
在Q之间的偏移
0
–Q
4
和Q / 2输出。该QS5930T包括
一个内部RC滤波器提供优异的抖动性能和
省去了外部元件。的各种组合
反馈和除以2就VCO路径允许应用程序是
定制线性VCO工作在很宽范围的输入SYNC的
频率。该PLL也可以由PLL_EN信号到禁用
让低频或直流测试。该QS5930T是专为使用
在对成本敏感的高性能计算系统，工作站
多机载计算机，网络硬件和主机系
TEMS 。几种可用于并行或分散在一系
TEM为保证低偏斜，全系统的时钟分配网络。
在QSOP封装， QS5930T时钟驱动器是最佳
在小尺寸，高性能时钟管理的精良值
UCTS 。
有关PLL时钟驱动器产品的详细信息，请参阅应用
笔记AN- 227 。
功能框图
反馈
PLL_EN
FREQ _SEL
SYNC
E / RST
PH ASE
DETECTO
LOO P
滤波器
0
1
VCO
1
/2
0
R
D
R
D
R
D
R
D
R
D
R
D
Q
Q
Q
Q
Q
Q
Q
Q /2
Q
4
Q
3
Q
2
Q
1
Q
0
工业温度范围
1
c
2000
集成设备技术有限公司
2000年9月
DSC-5849
QS5930T
具有集成环路滤波器低偏移CMOS PLL时钟驱动器
工业温度范围
引脚配置
绝对最大额定值
符号
等级
AV
DD
,V
DD
电源电压对地
马克斯。
-0.5到+7
-0.5到+7
–3
直流输入电压V
IN
交流输入电压（脉冲宽度
≤
20ns)
T
英镑
最大功率耗散（T
A
= 85°C)
存储温度范围
(1)
单位
V
V
V
W
°C
GND
OE / RST
反馈
AV
DD
V
DD
AGND
SYNC
FREQ_SEL
GND
Q
0
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
Q
4
Q/2
GND
Q
3
V
DD
Q
2
GND
PLL_EN
GND
Q
1
1
-65到+150
注意：
1.强调超过绝对最大上市
额定值可能会导致器件的永久性损坏。这是一个
值仅为该器件在这些功能操作或
上面的任何其他条件的业务部门所标明
本规范是不是暗示。暴露在绝对最大
额定条件下长时间可能会影响其可靠性。
电容
(T
A
= 25 ° C，F = 1MHz时， V
IN
= 0V)
引脚
C
IN
C
OUT
典型值。
3
7
马克斯。
4
9
单位
pF
pF
QSOP
顶视图
引脚说明
引脚名称
SYNC
FREQ_SEL
反馈
Q
0
-Q
4
Q/2
OE / RST
PLL_EN
V
DD
AV
DD
GND
AGND
I / O
I
I
I
O
O
I
I
—
—
—
—
参考时钟输入
VCO频率选择。为了选择最佳的VCO工作频率取决于输入频率。高是高
频率，低电平为较低的频率。
PLL反馈输入被连接到任何一个Q或一个Q / 2的输出。外部反馈提供了灵活性，为不同的输出
频率的关系。看到频率选择表以了解更多信息。
时钟输出
时钟输出。匹配的相位，但频率为一半的Q频率。
输出使能/异步复位。复位所有输出寄存器。 0时，所有输出都保持在三态状态。当1 ，
输出被使能。
PLL使能。启用和禁用PLL 。允许SYNC输入为单步进行系统调试。
电源为输出缓冲器。
电源为锁相环和其它内部电路系统。
地供应给输出缓冲器。
地供应锁相环及其它内部电路系统。
描述
输出频率规格
工业：T已
A
= -40 ° C至+ 85°C ， AV
DD
/V
DD
= 5V ± 10%
符号
F
MAX_Q
F
MAX_Q/2
F
MIN_Q
F
MIN_Q/2
描述
最大频率，Q
0
- Q
4
,
最大频率， Q / 2
最小频率，Q
0
- Q
4
最小频率， Q / 2
– 50
50
25
28
14
– 66
66
33
28
14
单位
兆赫
兆赫
兆赫
兆赫
2
QS5930T
具有集成环路滤波器低偏移CMOS PLL时钟驱动器
工业温度范围
频率选择表
FREQ_SEL
高
高
低
低
输出用于
反馈
Q/2
Q
0
-Q
4
Q/2
Q
0
-Q
4
SYNC （兆赫）
（允许范围）
(1)
分钟。
14
28
7
14
最大
F
MAX _Q / 2
F
MAX _Q
F
MAX _Q / 2
/2
F
MAX _Q
/2
输出频率的关系
Q/2
Q
0
- Q
4
SYNC
SYNC / 2
SYNC
SYNC / 2
SYNC X 2
SYNC
SYNC X 2
SYNC
注意：
1.操作在指定的同步频率范围保证了VCO将在28MHz的的到F的最佳工作范围
MAX_Q
X2 。操作
指定的频率范围之外的同步输入可能导致失锁输出。 FREQ_SEL只影响VCO频率，并不会影响输出
频率。
直流电气在整个工作范围特性
下列条件适用，除非另有规定：
工业：T已
A
= -40 ° C至+ 85°C ， AV
DD
/V
DD
= 5V ± 5%
符号
V
IH
V
IL
V
OH
V
OL
I
OZ
I
IN
参数
输入高电压
输入低电压
输出高电压
输出低电压
输出漏电流
输入漏电流
条件
确保逻辑高电平
保证逻辑低电平
I
OH
=
24mA
I
OH
=
100A
V
DD
=最小值，我
OL
= 24毫安
V
DD
=最小值，我
OL
= 100A
V
OUT
= V
DD
或GND ，
V
DD
=最大值，输出禁用
AV
DD
=最大，V
IN
= AV
DD
或GND
分钟。
2
—
2.4
3
—
—
—
—
典型值。
—
—
—
—
—
—
—
—
马克斯。
—
0.8
—
—
0.55
0.2
5
5
单位
V
V
V
V
V
V
A
A
电源特性
符号
I
DDQ
I
DD
I
DDD
参数
静态电源电流
每输入高功率电源电流
动态电源电流
测试条件
V
DD
=最大值， OE / RST =低，
SYNC =低电平时，所有输出卸载
V
DD
=最大，V
IN
= 3V
V
DD
=最大值，C
L
= 0pF
典型值。
—
1
0.2
马克斯。
1
30
0.3
单位
mA
A
毫安/ MHz的
输入时序要求
符号
t
R
, t
F
F
I
t
PWC
D
H
描述
(1)
最大输入上升和下降时间， 0.8V至2V
输入时钟频率， SYNC
占空比， SYNC
(2)
(1)
分钟。
—
7
2
25
马克斯。
3
F
MAX _Q
—
75
单位
ns
兆赫
ns
%
输入时钟脉冲，高或低
(2)
注意事项：
1.在允许的SYNC输入频率为不同的速度等级有更多的细节，请参见输出频率和频率选择表
不同的反馈和FREQ_SEL组合。
2.如脉冲witdh暗示为D
H
小于吨
WPC
限制，T
WPC
限制适用
3
QS5930T
具有集成环路滤波器低偏移CMOS PLL时钟驱动器
工业温度范围
开关特性在工作范围
符号
t
SKR
t
SKF
t
PW
t
J
t
PD
t
PZH
t
PZL
t
PHZ
t
PLZ
t
R,
t
F
参数
(1)
输出偏斜上升沿之间，Q
0
-Q
4
（和Q / 2）
(2)
输出偏斜下降沿之间，Q
0
-Q
4
（和Q / 2）
(2)
脉冲宽度，Q
0
-Q
4
， Q / 2输出， 80MHz的
周期到周期抖动，女
I
> 33MHz的
( 4)
SYNC输入，反馈延迟
( 5)
输出使能时间， OE / RST低到高
( 3)
输出禁止时间， OE / RST高电平变为低电平
( 3)
输出上升/下降时间， 0.8V至2V
分钟。
—
—
T
CY
/2
0.5
—
100
0
0
0.4
马克斯。
250
350
T
CY
/2 + 0.5
250
+400
7
6
1.5
单位
ps
ps
ns
ns
ps
ns
ns
ns
注意事项：
1.请参阅测试负载和波形的测试负载和终止。
2.歪斜规格适用在相同的环境下（负荷，温度，V
DD
，器件速度等级） 。
3.测量开环模式PLL_EN = 0 。
4.抖动的特点是用Q输出为20MHz 。见频率选择表上指定的输入正确FREQ_SEL级信息
频率。
5. t
PD
在设备的输入端测得的电压为1.5V ，输出Q为28MHz的。
4
QS5930T
具有集成环路滤波器低偏移CMOS PLL时钟驱动器
工业温度范围
交流测试负载和波形
V
DD
300
7.0V
产量
160
产量
300
30pF
68
28pF
测试电路1
测试电路2
PLL操作
的锁相环（ PLL）电路包括在QS5930T
提供了用于输入的同步时钟信号的复制。任何而不对
该信号的LATION ，如频率乘法，通过以下过程进行
数字逻辑下列锁相环（见框图） 。关键研华
PLL电路的塔格是提供一种有效的零传播延迟
的输出和输入信号之间。实际上，在增加延迟电路
反馈路径中， “传播延时”甚至可以为负！一个simpli-
该QS5930T PLL电路的田间概略如下所示：
QS5930T反馈简图
Q
Q /2
INPU牛逼
相
DETECTO
VCO/2
/2
输出与输入频率之间的相位差
馈送其驱动输出的VCO 。取其输出被反馈，
它会稳定在相同的频率作为输入。因此，这是一个真正的
负反馈闭环系统。在大多数应用中，输出
将最佳地具有零相移相对于所述输入端。事实上，在
在QS5930T内部环路滤波器通常的150ps的范围内提供
输入和输出之间的相移。
如果用户希望改变的相位差（通常到compen-
沙爹背板延迟） ，这是最容易实现的增加
延迟电路的反馈路径。用于各个输出
反馈将被延迟反馈的数量前进
路径。其他所有输出将保留其到输出正确的关系。
5
QS5930T
具有集成环路滤波器低偏移CMOS PLL时钟驱动器
工业温度范围
低偏移CMOS PLL
带有时钟驱动器
集成环路滤波器
产品特点：
5V操作
Q / 2输出， 5 Q输出
有用的奔腾，PowerPC和PCI系统
内置环路滤波器的RC网络
低噪音TTL电平输出
<250ps上升沿输出偏移
平衡驱动器输出± 24毫安
低频测试PLL旁路功能
内置VCO / 2的选择更宽的频率范围
输出三态，复位，而OE / RST为低
ESD > 2000V
闭锁> -300mA
可在QSOP封装
QS5930T
描述
该QS5930T时钟驱动器使用一个内部锁相环
（PLL）的锁定低歪斜输出到基准时钟的输入。六路输出
可用： Q
0
–Q
4
， Q / 2 。精心布局和设计确保< 250PS
在Q之间的偏移
0
–Q
4
和Q / 2输出。该QS5930T包括
一个内部RC滤波器提供优异的抖动性能和
省去了外部元件。的各种组合
反馈和除以2就VCO路径允许应用程序是
定制线性VCO工作在很宽范围的输入SYNC的
频率。该PLL也可以由PLL_EN信号到禁用
让低频或直流测试。该QS5930T是专为使用
在对成本敏感的高性能计算系统，工作站
多机载计算机，网络硬件和主机系
TEMS 。几种可用于并行或分散在一系
TEM为保证低偏斜，全系统的时钟分配网络。
在QSOP封装， QS5930T时钟驱动器是最佳
在小尺寸，高性能时钟管理的精良值
UCTS 。
有关PLL时钟驱动器产品的详细信息，请参阅应用
笔记AN- 227 。
功能框图
反馈
PLL_EN
FREQ _SEL
SYNC
E / RST
PH ASE
DETECTO
LOO P
滤波器
0
1
VCO
1
/2
0
R
D
R
D
R
D
R
D
R
D
R
D
Q
Q
Q
Q
Q
Q
Q
Q /2
Q
4
Q
3
Q
2
Q
1
Q
0
工业温度范围
1
c
2000
集成设备技术有限公司
2000年9月
DSC-5849
QS5930T
具有集成环路滤波器低偏移CMOS PLL时钟驱动器
工业温度范围
引脚配置
绝对最大额定值
符号
等级
AV
DD
,V
DD
电源电压对地
马克斯。
-0.5到+7
-0.5到+7
–3
直流输入电压V
IN
交流输入电压（脉冲宽度
≤
20ns)
T
英镑
最大功率耗散（T
A
= 85°C)
存储温度范围
(1)
单位
V
V
V
W
°C
GND
OE / RST
反馈
AV
DD
V
DD
AGND
SYNC
FREQ_SEL
GND
Q
0
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
Q
4
Q/2
GND
Q
3
V
DD
Q
2
GND
PLL_EN
GND
Q
1
1
-65到+150
注意：
1.强调超过绝对最大上市
额定值可能会导致器件的永久性损坏。这是一个
值仅为该器件在这些功能操作或
上面的任何其他条件的业务部门所标明
本规范是不是暗示。暴露在绝对最大
额定条件下长时间可能会影响其可靠性。
电容
(T
A
= 25 ° C，F = 1MHz时， V
IN
= 0V)
引脚
C
IN
C
OUT
典型值。
3
7
马克斯。
4
9
单位
pF
pF
QSOP
顶视图
引脚说明
引脚名称
SYNC
FREQ_SEL
反馈
Q
0
-Q
4
Q/2
OE / RST
PLL_EN
V
DD
AV
DD
GND
AGND
I / O
I
I
I
O
O
I
I
—
—
—
—
参考时钟输入
VCO频率选择。为了选择最佳的VCO工作频率取决于输入频率。高是高
频率，低电平为较低的频率。
PLL反馈输入被连接到任何一个Q或一个Q / 2的输出。外部反馈提供了灵活性，为不同的输出
频率的关系。看到频率选择表以了解更多信息。
时钟输出
时钟输出。匹配的相位，但频率为一半的Q频率。
输出使能/异步复位。复位所有输出寄存器。 0时，所有输出都保持在三态状态。当1 ，
输出被使能。
PLL使能。启用和禁用PLL 。允许SYNC输入为单步进行系统调试。
电源为输出缓冲器。
电源为锁相环和其它内部电路系统。
地供应给输出缓冲器。
地供应锁相环及其它内部电路系统。
描述
输出频率规格
工业：T已
A
= -40 ° C至+ 85°C ， AV
DD
/V
DD
= 5V ± 10%
符号
F
MAX_Q
F
MAX_Q/2
F
MIN_Q
F
MIN_Q/2
描述
最大频率，Q
0
- Q
4
,
最大频率， Q / 2
最小频率，Q
0
- Q
4
最小频率， Q / 2
– 50
50
25
28
14
– 66
66
33
28
14
单位
兆赫
兆赫
兆赫
兆赫
2
QS5930T
具有集成环路滤波器低偏移CMOS PLL时钟驱动器
工业温度范围
频率选择表
FREQ_SEL
高
高
低
低
输出用于
反馈
Q/2
Q
0
-Q
4
Q/2
Q
0
-Q
4
SYNC （兆赫）
（允许范围）
(1)
分钟。
14
28
7
14
最大
F
MAX _Q / 2
F
MAX _Q
F
MAX _Q / 2
/2
F
MAX _Q
/2
输出频率的关系
Q/2
Q
0
- Q
4
SYNC
SYNC / 2
SYNC
SYNC / 2
SYNC X 2
SYNC
SYNC X 2
SYNC
注意：
1.操作在指定的同步频率范围保证了VCO将在28MHz的的到F的最佳工作范围
MAX_Q
X2 。操作
指定的频率范围之外的同步输入可能导致失锁输出。 FREQ_SEL只影响VCO频率，并不会影响输出
频率。
直流电气在整个工作范围特性
下列条件适用，除非另有规定：
工业：T已
A
= -40 ° C至+ 85°C ， AV
DD
/V
DD
= 5V ± 5%
符号
V
IH
V
IL
V
OH
V
OL
I
OZ
I
IN
参数
输入高电压
输入低电压
输出高电压
输出低电压
输出漏电流
输入漏电流
条件
确保逻辑高电平
保证逻辑低电平
I
OH
=
24mA
I
OH
=
100A
V
DD
=最小值，我
OL
= 24毫安
V
DD
=最小值，我
OL
= 100A
V
OUT
= V
DD
或GND ，
V
DD
=最大值，输出禁用
AV
DD
=最大，V
IN
= AV
DD
或GND
分钟。
2
—
2.4
3
—
—
—
—
典型值。
—
—
—
—
—
—
—
—
马克斯。
—
0.8
—
—
0.55
0.2
5
5
单位
V
V
V
V
V
V
A
A
电源特性
符号
I
DDQ
I
DD
I
DDD
参数
静态电源电流
每输入高功率电源电流
动态电源电流
测试条件
V
DD
=最大值， OE / RST =低，
SYNC =低电平时，所有输出卸载
V
DD
=最大，V
IN
= 3V
V
DD
=最大值，C
L
= 0pF
典型值。
—
1
0.2
马克斯。
1
30
0.3
单位
mA
A
毫安/ MHz的
输入时序要求
符号
t
R
, t
F
F
I
t
PWC
D
H
描述
(1)
最大输入上升和下降时间， 0.8V至2V
输入时钟频率， SYNC
占空比， SYNC
(2)
(1)
分钟。
—
7
2
25
马克斯。
3
F
MAX _Q
—
75
单位
ns
兆赫
ns
%
输入时钟脉冲，高或低
(2)
注意事项：
1.在允许的SYNC输入频率为不同的速度等级有更多的细节，请参见输出频率和频率选择表
不同的反馈和FREQ_SEL组合。
2.如脉冲witdh暗示为D
H
小于吨
WPC
限制，T
WPC
限制适用
3
QS5930T
具有集成环路滤波器低偏移CMOS PLL时钟驱动器
工业温度范围
开关特性在工作范围
符号
t
SKR
t
SKF
t
PW
t
J
t
PD
t
PZH
t
PZL
t
PHZ
t
PLZ
t
R,
t
F
参数
(1)
输出偏斜上升沿之间，Q
0
-Q
4
（和Q / 2）
(2)
输出偏斜下降沿之间，Q
0
-Q
4
（和Q / 2）
(2)
脉冲宽度，Q
0
-Q
4
， Q / 2输出， 80MHz的
周期到周期抖动，女
I
> 33MHz的
( 4)
SYNC输入，反馈延迟
( 5)
输出使能时间， OE / RST低到高
( 3)
输出禁止时间， OE / RST高电平变为低电平
( 3)
输出上升/下降时间， 0.8V至2V
分钟。
—
—
T
CY
/2
0.5
—
100
0
0
0.4
马克斯。
250
350
T
CY
/2 + 0.5
250
+400
7
6
1.5
单位
ps
ps
ns
ns
ps
ns
ns
ns
注意事项：
1.请参阅测试负载和波形的测试负载和终止。
2.歪斜规格适用在相同的环境下（负荷，温度，V
DD
，器件速度等级） 。
3.测量开环模式PLL_EN = 0 。
4.抖动的特点是用Q输出为20MHz 。见频率选择表上指定的输入正确FREQ_SEL级信息
频率。
5. t
PD
在设备的输入端测得的电压为1.5V ，输出Q为28MHz的。
4
QS5930T
具有集成环路滤波器低偏移CMOS PLL时钟驱动器
工业温度范围
交流测试负载和波形
V
DD
300
7.0V
产量
160
产量
300
30pF
68
28pF
测试电路1
测试电路2
PLL操作
的锁相环（ PLL）电路包括在QS5930T
提供了用于输入的同步时钟信号的复制。任何而不对
该信号的LATION ，如频率乘法，通过以下过程进行
数字逻辑下列锁相环（见框图） 。关键研华
PLL电路的塔格是提供一种有效的零传播延迟
的输出和输入信号之间。实际上，在增加延迟电路
反馈路径中， “传播延时”甚至可以为负！一个simpli-
该QS5930T PLL电路的田间概略如下所示：
QS5930T反馈简图
Q
Q /2
INPU牛逼
相
DETECTO
VCO/2
/2
输出与输入频率之间的相位差
馈送其驱动输出的VCO 。取其输出被反馈，
它会稳定在相同的频率作为输入。因此，这是一个真正的
负反馈闭环系统。在大多数应用中，输出
将最佳地具有零相移相对于所述输入端。事实上，在
在QS5930T内部环路滤波器通常的150ps的范围内提供
输入和输出之间的相移。
如果用户希望改变的相位差（通常到compen-
沙爹背板延迟） ，这是最容易实现的增加
延迟电路的反馈路径。用于各个输出
反馈将被延迟反馈的数量前进
路径。其他所有输出将保留其到输出正确的关系。
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