QR0001 QuickRing数据流控制器
初步
1994年10月
QR0001
QuickRing
TM
数据流控制
概述
QuickRing是一个点至点的数据传输体系结构DE-
签署，以方便高速数据流的QuickRing
架构可以在机箱内部可同时适用，以及
作为底盘的环境中，以提高数据外
吞吐量在每个QR0001 QuickRing控制器节点
环能流高达每显231兆采样的S
最终行同时包括协议开销这
设备旨在用于在该处理的高的应用
与显卡不同寻常相关带宽数据流
压制视频盘阵列的高速局域网
多处理器系统和外围设备互连
在几米的电缆QR0001 QuickRing CON-
控制器可用于增加tradition-的性能
人背板总线个人计算机工作站
而高端系统的QR0001是有用的路由
在系统较大或topo-高带宽流
比基于总线的系统在逻辑上更复杂的
特点
Y
Y
Y
Y
Y
160引脚PQFP封装
16点的单圈能力
理论峰值速度超过1 GB的每秒16点
环
支持多环拓扑结构
错误检测检测1和2位错误
环接口
Y
精密PLL捕获231兆采样s最大数据
Y
33 MHz的最高环时钟频率
Y
低压差分信号（ LVDS ）接口环
（ IEEE P1596 3 ）
客户端界面
Y
在Tx和Rx 132兆字节s的数据传输速率
端口
Y
32位数据的发送接收端口
Y
读内部寄存器诊断
Y
TTL信号接口
框图
TL F 11928 - 1
QuickRing
TM
是苹果电脑公司的注册商标
C
1995年全国半导体公司
TL F 11928
RRD - B30M75印制在U S A
1 0信号说明
引脚名称
RESET
退出
管
I O
I
O
I
No
1
1
1
描述
RESET
当这个输入被释放的初始化序列开始
退出
当断言它表示如果未能检测到中止被复位断言否定
管
当管道设置在所述客户端端口都符号和类型字段被否定（非流水线定时）
在同一时钟周期对应于彼此当管被断言（流水线定时）的
类型字段的时机由一个时钟导致在接收端口和路径由一个时钟的发送端口
（类型和符号字段流水线）
NODE0
当置位，控制器被配置为具有节点ID为0的节点0是负责
管中的环的初始化过程
环时钟
该时钟输入时基的环接口的时钟输入端应存在
当CKSRC引脚置位时CKSRC被否定RGCLK应接低
时钟源
指定环时钟源时断言RGCLK的时钟源
用于环接口当此引脚被否定的时钟由差分UpCLK衍生
CLOCK OUT
如果CKSRC被断言然后CLKOUT的频率锁定到RGCLK如果CKSRC是
否定则CLKOUT的频率锁定到UpCLK
上游CLOCK
这LVDS输入时钟来自邻居上游节点和驱动
当CKSRC被否定环接口
上行子符号
这6个LVDS输入的环接口进行分割的42位符号
从前面的节点的下游端口
下游时钟
这LVDS输出时钟信号由驱动环的时钟产生
接口上的DNSS的跃迁是在相同的DnCLK信号转变
下行子符号
对于环接口这6个LVDS输出进行分割的42位
符号的下一个节点的上游端口
发送时钟
在客户端界面中的所有端口发送的信号是同步的上升沿
这个时钟
传送Type
在客户端界面这个字段定义（如头部的数据帧或空）的内容
TXS的
在前面的时钟周期时，管被断言plpelined定时
在当前时钟周期当管被否定非plpelined定时
发送符号
客户机上的接口，这些信号形成发射端口的数据路径
TRANSMIT OKAY
在客户端界面，这是发送端口状态信号，它告诉客户端
另一个非空符号是否可被接受的非空符号加载必须停止
在TXOK传输的否定20符号可能不会恢复，直到TXOK重新生效
接收时钟
在客户端界面中的所有端口接收的信号是同步的上升沿
这个时钟除RxSTALL其中被采样RXCLK的下面边缘
收到符号
在客户端界面这个字段定义（如头部的数据帧或空）的内容
RXS
在下一时钟周期，当管被断言流水线定时
在当前时钟周期当管被否定非流水线定时
接收符号
在客户端界面，这些信号形成接收端口的数据路径
NODE0
RGCLK
CKSRC
CLKOUT
UpCLK
UPS的5 0
DnCLK
DNSS 5 0
TXCLK
TXT 1 0
I
I
I
O
I
I
O
O
I
I
1
1
1
1
2
12
2
12
1
2
TXS 31 01
TXOK
I
O
32
1
RXCLK
RXT 1 0
I
O
1
2
RXS 31 0
O
32
3
1 0信号说明
（续）
引脚名称
RxSTALL
I O
I
No
1
描述
接收失速
时RxSTALL是断言的客户端界面
当管被断言流水线定时RXS应保持为在下一时钟周期
当管被否定非流水线定时RXT将指示一个空的下一个时钟周期和RXS
应保持
接收输出使能
当上宣称的客户端界面这个信号使得输出
RXS 31-0当否定RXS为三态
接受早期型
在客户端界面这个字段标识是否提前信息
进入RX端口块的头部数据帧或空
接收NIBBLE
在客户端的界面，它包含两个可读的16个可选择的领域之一
内部区域（诊断RXS位驱动程序）
接收选择
在客户端界面选择出现在RxNBL代码的16个领域之一
从0到7中选择在8 RXS码的电流输出驱动器4比特字段或以上选择内部
诊断状态位
电源引脚
接地引脚
RxOE
RxET 1 0
RxNBL
30
RxSEL
30
V
CC
GND
I
O
O
I
1
2
4
4
N A
N A
13
29
注1
SignalName的表示该信号是低电平有效
以下各节中假设一个50MHz的环时钟。注意， QR0001具有33 MHz的最大环的时钟频率
2 0基本结构
该QuickRing控制器有两个接口的环间
面和所述客户端接口，每个接口有两个端口
在QR0001所有端口都是单向的，使传入
和输出的数据可以同时进行排队
两
环接口
端口
1上行端口的流量到达
对于离开交通2下行端口
的环接口形成的链接上的其他节点
点至点QuickRing架构QuickRing所连接
通过将每个节点的上游端口的多个节点
到的另一个节点的环端口的下游端口
上游和下游是6比特宽和时钟的
环接口采用LVDS驱动器，然后重新执行
的收发机的振铃接口信号不能从访问
董事会除了通过控制器上的板载逻辑
经由客户端接口连接到QR0001控制器
两
客户端界面
端口
1对于本地产生的码元流中的发送端口
和
2接收端口用于局部吸收的符号流
发送和接收端口具有一个32位的数据路径
它使用TTL兼容的I O的发射（ Tx）和重
人为对象接收（Rx ）端口都有一个独立的时钟控制加
信息流也有一些QR0001内部信号
状态位可以通过接收接口上的所有读
电路板接口的客户端发送和接收
端口永不环网端口
TL F 11928 - 2
图2 1 QuickRing控制器有四个端口
QuickRing发送的节点之间的数据流
响QuickRing的目标是管线的数据流和
不仅便于记忆存取试想连接
通过FIFO芯片两张卡一起一卡可加载数据
到FIFO中，而另一个卡可以提取数据的其侧
从FIFO QuickRing的另一侧是逻辑equiv-
alent来放置成对QuickRing之间的大FIFO
通过QuickRing连接的节点卡形成一个环再
FER到
图2 2
4
2 0基本结构
3 0客户端界面
3 1型和符号域的客户端端口
该QuickRing客户端可以复用多个独立
数据流上，并从发射（ Tx）和接收
（ Rx）的控制器端口的类型字段（ TXT 1 01
RXT 1 01 ）区分符号的内容（主
数据）字段（ TXS 31 RXS 0 31 0 ）的类型字段标识
的符号字段的信息在32位端口的性质
作为头的数据帧或空
发送端口可以被认为是与输入到一个银行
连接到其他节点的环的上快速深的FIFO
接收端口可以被视为该行的输出
连接到其他节点在环上的FIFO
图3 1
IL-
lustrates控制器的客户端接口
TL F 11928 - 5
TL F 11928 - 10
图3 1客户端一个QuickRing控制器的端口
3 2客户端发送端口
图3 2
示出的发射端口的框图
QR0001的传输块由TX端口的Tx Resyn-形成
chronizer的Tx路由器和3个独立的FIFO所有这些
块形成发射管道
1的Tx端口是所述第一阶段到发送管道
发送端口是4深管道
2的Tx Resynchronizer是32深的异步FIFO
在TX端口以及TX路由器之间的路径
记
与Tx Resynchronizer将处理之间的脱节频率
Tx口和环形逻辑，此功能将在实施
接下来QuickRing设备QR1001
图2 2逻辑数据流
（ QuickRing虚拟的FIFO ）
图2 3
显示数据在一个环物理上移动，从
卡牌数据遍历环，直到它到达
最终目的地的物理数据流是单向的，并
传播距离最近的邻居之间的下游
TL F 11928 - 3
图2 3物理数据流QuickRing
TL F 11928 - 4
图2 4一子符号复每2 9 NS
通过连接相邻的UP和DN口形成的环
QuickRing控制器带有一个42位的每一个符号
20 ns的42位码元组成
32位数据
1帧位
2控制位和
7位的EDC
传输42位20纳秒QuickRing划分42位
符号到7的子符号的每个子符号是6比特宽
然后，控制器复用的子码元到6
下游端口A的7日LVDS时钟显的LVDS双
最终，在50兆赫（最大）伴随着每一个42位的对称
BOL传输参阅
图2 4
3的Tx路由器引导流至适当
信道有效地（稍后描述）
4 FIFO中的X和Y都是为了处理一个独立
高带宽数据流的每个和LB （低频带 -
宽度）的FIFO是指用于低带宽传输
FIFO中包含的客户端的数据帧的一部分
流（该头信息是在一个单独的相应固定保持
ING内部锁存器）
该
唯一
提供两个正常（高带宽）的目的
的FIFO （ X和Y）是使得客户机可以从反式切换
mitting一个流至另一个，而不会减慢或wast-
上下文切换期间荷兰国际集团提供环路带宽
在RESET任何有效载荷符号在发送释放
端口都将被忽略，直到第一头符号呈现在
TX端口QR0001的输入总是检查consec-
utive头，忽略所有冗余头的类型和
符号字段被锁存内部根据定时
由管信号的状态指定
当客户端开始传输，写入磁头跟着
通过有效负载流QR0001接收这些lowed
通过发送端口的符号，并将其引导至任一
在XY或LB FlFO与CONN头的任何符号（见
第3节6 ）字段等于1总是路由到LB FIFO
因为是以下这样一个头的任何其他每个有效载荷符号
头与CONN字段等于0，并且所有的有效载荷后续
荷兰国际集团这样的头被路由至任一所述的X或Y的FIFO
5
QR0001 QuickRing数据流控制器
初步
1994年10月
QR0001
QuickRing
TM
数据流控制
概述
QuickRing是一个点至点的数据传输体系结构DE-
签署，以方便高速数据流的QuickRing
架构可以在机箱内部可同时适用，以及
作为底盘的环境中，以提高数据外
吞吐量在每个QR0001 QuickRing控制器节点
环能流高达每显231兆采样的S
最终行同时包括协议开销这
设备旨在用于在该处理的高的应用
与显卡不同寻常相关带宽数据流
压制视频盘阵列的高速局域网
多处理器系统和外围设备互连
在几米的电缆QR0001 QuickRing CON-
控制器可用于增加tradition-的性能
人背板总线个人计算机工作站
而高端系统的QR0001是有用的路由
在系统较大或topo-高带宽流
比基于总线的系统在逻辑上更复杂的
特点
Y
Y
Y
Y
Y
160引脚PQFP封装
16点的单圈能力
理论峰值速度超过1 GB的每秒16点
环
支持多环拓扑结构
错误检测检测1和2位错误
环接口
Y
精密PLL捕获231兆采样s最大数据
Y
33 MHz的最高环时钟频率
Y
低压差分信号（ LVDS ）接口环
（ IEEE P1596 3 ）
客户端界面
Y
在Tx和Rx 132兆字节s的数据传输速率
端口
Y
32位数据的发送接收端口
Y
读内部寄存器诊断
Y
TTL信号接口
框图
TL F 11928 - 1
QuickRing
TM
是苹果电脑公司的注册商标
C
1995年全国半导体公司
TL F 11928
RRD - B30M75印制在U S A
1 0信号说明
引脚名称
RESET
退出
管
I O
I
O
I
No
1
1
1
描述
RESET
当这个输入被释放的初始化序列开始
退出
当断言它表示如果未能检测到中止被复位断言否定
管
当管道设置在所述客户端端口都符号和类型字段被否定（非流水线定时）
在同一时钟周期对应于彼此当管被断言（流水线定时）的
类型字段的时机由一个时钟导致在接收端口和路径由一个时钟的发送端口
（类型和符号字段流水线）
NODE0
当置位，控制器被配置为具有节点ID为0的节点0是负责
管中的环的初始化过程
环时钟
该时钟输入时基的环接口的时钟输入端应存在
当CKSRC引脚置位时CKSRC被否定RGCLK应接低
时钟源
指定环时钟源时断言RGCLK的时钟源
用于环接口当此引脚被否定的时钟由差分UpCLK衍生
CLOCK OUT
如果CKSRC被断言然后CLKOUT的频率锁定到RGCLK如果CKSRC是
否定则CLKOUT的频率锁定到UpCLK
上游CLOCK
这LVDS输入时钟来自邻居上游节点和驱动
当CKSRC被否定环接口
上行子符号
这6个LVDS输入的环接口进行分割的42位符号
从前面的节点的下游端口
下游时钟
这LVDS输出时钟信号由驱动环的时钟产生
接口上的DNSS的跃迁是在相同的DnCLK信号转变
下行子符号
对于环接口这6个LVDS输出进行分割的42位
符号的下一个节点的上游端口
发送时钟
在客户端界面中的所有端口发送的信号是同步的上升沿
这个时钟
传送Type
在客户端界面这个字段定义（如头部的数据帧或空）的内容
TXS的
在前面的时钟周期时，管被断言plpelined定时
在当前时钟周期当管被否定非plpelined定时
发送符号
客户机上的接口，这些信号形成发射端口的数据路径
TRANSMIT OKAY
在客户端界面，这是发送端口状态信号，它告诉客户端
另一个非空符号是否可被接受的非空符号加载必须停止
在TXOK传输的否定20符号可能不会恢复，直到TXOK重新生效
接收时钟
在客户端界面中的所有端口接收的信号是同步的上升沿
这个时钟除RxSTALL其中被采样RXCLK的下面边缘
收到符号
在客户端界面这个字段定义（如头部的数据帧或空）的内容
RXS
在下一时钟周期，当管被断言流水线定时
在当前时钟周期当管被否定非流水线定时
接收符号
在客户端界面，这些信号形成接收端口的数据路径
NODE0
RGCLK
CKSRC
CLKOUT
UpCLK
UPS的5 0
DnCLK
DNSS 5 0
TXCLK
TXT 1 0
I
I
I
O
I
I
O
O
I
I
1
1
1
1
2
12
2
12
1
2
TXS 31 01
TXOK
I
O
32
1
RXCLK
RXT 1 0
I
O
1
2
RXS 31 0
O
32
3
1 0信号说明
（续）
引脚名称
RxSTALL
I O
I
No
1
描述
接收失速
时RxSTALL是断言的客户端界面
当管被断言流水线定时RXS应保持为在下一时钟周期
当管被否定非流水线定时RXT将指示一个空的下一个时钟周期和RXS
应保持
接收输出使能
当上宣称的客户端界面这个信号使得输出
RXS 31-0当否定RXS为三态
接受早期型
在客户端界面这个字段标识是否提前信息
进入RX端口块的头部数据帧或空
接收NIBBLE
在客户端的界面，它包含两个可读的16个可选择的领域之一
内部区域（诊断RXS位驱动程序）
接收选择
在客户端界面选择出现在RxNBL代码的16个领域之一
从0到7中选择在8 RXS码的电流输出驱动器4比特字段或以上选择内部
诊断状态位
电源引脚
接地引脚
RxOE
RxET 1 0
RxNBL
30
RxSEL
30
V
CC
GND
I
O
O
I
1
2
4
4
N A
N A
13
29
注1
SignalName的表示该信号是低电平有效
以下各节中假设一个50MHz的环时钟。注意， QR0001具有33 MHz的最大环的时钟频率
2 0基本结构
该QuickRing控制器有两个接口的环间
面和所述客户端接口，每个接口有两个端口
在QR0001所有端口都是单向的，使传入
和输出的数据可以同时进行排队
两
环接口
端口
1上行端口的流量到达
对于离开交通2下行端口
的环接口形成的链接上的其他节点
点至点QuickRing架构QuickRing所连接
通过将每个节点的上游端口的多个节点
到的另一个节点的环端口的下游端口
上游和下游是6比特宽和时钟的
环接口采用LVDS驱动器，然后重新执行
的收发机的振铃接口信号不能从访问
董事会除了通过控制器上的板载逻辑
经由客户端接口连接到QR0001控制器
两
客户端界面
端口
1对于本地产生的码元流中的发送端口
和
2接收端口用于局部吸收的符号流
发送和接收端口具有一个32位的数据路径
它使用TTL兼容的I O的发射（ Tx）和重
人为对象接收（Rx ）端口都有一个独立的时钟控制加
信息流也有一些QR0001内部信号
状态位可以通过接收接口上的所有读
电路板接口的客户端发送和接收
端口永不环网端口
TL F 11928 - 2
图2 1 QuickRing控制器有四个端口
QuickRing发送的节点之间的数据流
响QuickRing的目标是管线的数据流和
不仅便于记忆存取试想连接
通过FIFO芯片两张卡一起一卡可加载数据
到FIFO中，而另一个卡可以提取数据的其侧
从FIFO QuickRing的另一侧是逻辑equiv-
alent来放置成对QuickRing之间的大FIFO
通过QuickRing连接的节点卡形成一个环再
FER到
图2 2
4
2 0基本结构
3 0客户端界面
3 1型和符号域的客户端端口
该QuickRing客户端可以复用多个独立
数据流上，并从发射（ Tx）和接收
（ Rx）的控制器端口的类型字段（ TXT 1 01
RXT 1 01 ）区分符号的内容（主
数据）字段（ TXS 31 RXS 0 31 0 ）的类型字段标识
的符号字段的信息在32位端口的性质
作为头的数据帧或空
发送端口可以被认为是与输入到一个银行
连接到其他节点的环的上快速深的FIFO
接收端口可以被视为该行的输出
连接到其他节点在环上的FIFO
图3 1
IL-
lustrates控制器的客户端接口
TL F 11928 - 5
TL F 11928 - 10
图3 1客户端一个QuickRing控制器的端口
3 2客户端发送端口
图3 2
示出的发射端口的框图
QR0001的传输块由TX端口的Tx Resyn-形成
chronizer的Tx路由器和3个独立的FIFO所有这些
块形成发射管道
1的Tx端口是所述第一阶段到发送管道
发送端口是4深管道
2的Tx Resynchronizer是32深的异步FIFO
在TX端口以及TX路由器之间的路径
记
与Tx Resynchronizer将处理之间的脱节频率
Tx口和环形逻辑，此功能将在实施
接下来QuickRing设备QR1001
图2 2逻辑数据流
（ QuickRing虚拟的FIFO ）
图2 3
显示数据在一个环物理上移动，从
卡牌数据遍历环，直到它到达
最终目的地的物理数据流是单向的，并
传播距离最近的邻居之间的下游
TL F 11928 - 3
图2 3物理数据流QuickRing
TL F 11928 - 4
图2 4一子符号复每2 9 NS
通过连接相邻的UP和DN口形成的环
QuickRing控制器带有一个42位的每一个符号
20 ns的42位码元组成
32位数据
1帧位
2控制位和
7位的EDC
传输42位20纳秒QuickRing划分42位
符号到7的子符号的每个子符号是6比特宽
然后，控制器复用的子码元到6
下游端口A的7日LVDS时钟显的LVDS双
最终，在50兆赫（最大）伴随着每一个42位的对称
BOL传输参阅
图2 4
3的Tx路由器引导流至适当
信道有效地（稍后描述）
4 FIFO中的X和Y都是为了处理一个独立
高带宽数据流的每个和LB （低频带 -
宽度）的FIFO是指用于低带宽传输
FIFO中包含的客户端的数据帧的一部分
流（该头信息是在一个单独的相应固定保持
ING内部锁存器）
该
唯一
提供两个正常（高带宽）的目的
的FIFO （ X和Y）是使得客户机可以从反式切换
mitting一个流至另一个，而不会减慢或wast-
上下文切换期间荷兰国际集团提供环路带宽
在RESET任何有效载荷符号在发送释放
端口都将被忽略，直到第一头符号呈现在
TX端口QR0001的输入总是检查consec-
utive头，忽略所有冗余头的类型和
符号字段被锁存内部根据定时
由管信号的状态指定
当客户端开始传输，写入磁头跟着
通过有效负载流QR0001接收这些lowed
通过发送端口的符号，并将其引导至任一
在XY或LB FlFO与CONN头的任何符号（见
第3节6 ）字段等于1总是路由到LB FIFO
因为是以下这样一个头的任何其他每个有效载荷符号
头与CONN字段等于0，并且所有的有效载荷后续
荷兰国际集团这样的头被路由至任一所述的X或Y的FIFO
5
QQ：2880707522 复制
