【（ FOLSVH ？ ,,） DPLO \\ ' DWD 6KHHW/ RZ 3RZHU ） 3 *】,IC型号QL8250,QL8250 PDF资料,QL8250经销商,ic,电子元器件-51电子网

（ FOLSVH ？ ,,） DPLO \\ ' DWD 6KHHW

/ RZ 3RZHU ） 3 * $ &RPELQLQJ 3HUIRUPDQFH ？ “ HQVLW \\ ？ DQG （ PEHGGHG 5 0美元

“ HYLFH + LJKOLJKWV

）OH [ LEOH 3URJUDPPDEOH / RJLF

0.18

6层金属CMOS工艺

1.8 V的Vcc ， 1.8 / 2.5 / 3.3 V驱动能力的I / O

高达4008专用触发器

高达55.3 嵌入式RAM位

多达313 I / O

高达370周期管理门

IEEE 1149.1边界扫描测试

$ GYDQFHG &ORFN 1HWZRUN

多个专用低偏移的时钟

网

高驱动输入专用网络

象限基于分割的时钟网络

用户可编程锁相环路

（ PEHGGHG &RPSXWDWLRQDO 8QLWV

(&8V

集成了硬连线DSP积木

乘，加和累加功能。

柔顺

低功耗性能

6HFXULW \\ ） HDWXUHV

QuickLogic的产品都带有安全

ViaLink技术，保护知识产权

从设计盗窃和反向特性

工程。无需外部配置存储器

需要的;即开即用的电。

（ PEHGGHG “ XDO 3RUW 65 0美元

截至24 2,304位双端口高

性能SRAM块

高达55,296嵌入式RAM位

RAM / ROM / FIFO向导自动

CON组fi guration

可配置和可级联

3URJUDPPDEOH ，α2

与Tco< 3ns的高性能I / O单元

可编程斜率控制

可编程I / O标准：

LVTTL ， LVCMOS ， LVCMOS18 ， PCI ，

PLL

嵌入式RAM块

嵌入式计算单元

PLL

GTL + ， SSTL2和SSTL3

独立的I / O银行能

FABRIC

支持多个标准，在一个设备中

I / O寄存器配置：输入，

PLL

嵌入式RAM块

PLL

输出，输出使能（ OE ）

） LJXUH ？（ FOLSVH ？ ,, ％ ORFN “ LDJUDP

?? ???? 4XLFN / RJLF &RUSRUDWLRQ

初步

ZZZ ？ TXLFNORJLF ？ FRP

（ FOLSVH ？ ,,） DPLO \\ ' DWD 6KHHW 5HY ％

7DEOH ？（ FOLSVH ？ ,, 3URGXFW ） DPLO \\ 0HPEHUV

马克斯·盖茨

逻辑阵列

逻辑单元

最大触发器

最大I / O

内存模块

RAM位

锁相环

ECUS

VQFP

CSBGA （ 0.8mm）的

套餐

PQFP

FBGA （ 0.8mm）的

BGA （1.0 MM）

47,052

16 x 8

128

526

9,216

100

196

208

63,840

16 x 16

256

884

124

9,216

100

196

208

188,946

32 x 20

640

1,697

139

36,864

100

196

208

248,160

40 x 24

960

2,670

250

46,100

208

280

484

320,640

48 x 32

1,536

4,002

310

55,300

208

280

484

7DEOH ？ 0D [，？ 2舒' HYLFH ？ 3DFNDJH &RPELQDWLRQ

“ HYLFH

QL8025

QL8050

QL8150

QL8250

QL8325

94)3

??? &6 * ％ $

100

34)3

124

139

115

??? &6 * ％ $

163

3%*$

250

310

4XLFN ： RUNV “ HVLJQ 6RIWZDUH

该QuickWorks

包提供了从最完整的ESP和FPGA的软件解决方案

设计输入逻辑综合，布局和布线，和模拟。该软件包提供了一个

谁使用来自Cadence ， Mentor公司的OrCAD ， Synopsys公司的第三方工具设计的解决方案，

Viewlogic系，并为设计输入，综合，仿真或其他第三方工具。

3URFHVV “ DWD

蚀-II的制造于0.18

， 6层金属CMOS工艺。核心电压是

1.8 V的Vcc电源和I / O是高达3.3 V电压。在Eclipse - II产品线中提供

商业，工业和军用温度等级。

ZZZ ？ TXLFNORJLF ？ FRP

初步

?? ???? 4XLFN / RJLF &RUSRUDWLRQ

（ FOLSVH ？ ,,） DPLO \\ ' DWD 6KHHW 5HY ％

3URJUDPPDEOH / RJLF $ UFKLWHFWXUDO 2YHUYLHZ

在Eclipse -II的逻辑单元结构示于

） LJXUH ？

。这种架构的特征地址

今天的寄存器密集型设计。

7DEOH ？ 3HUIRUPDQFH 6WDQGDUGV

） XQFWLRQ

多路复用器

奇偶树

计数器

“ HVFULSWLRQ

16:1

16位

32位

FIFO

128 x 32

256 x 16

128 x 64

时钟到输出

系统时钟

6ORZHVW懻抮* UDGH

5纳秒

6纳秒

250兆赫

155兆赫

4.5纳秒

200兆赫

） DVWHVW懻抮* UDGH

2.8纳秒

3.4纳秒

450兆赫

280兆赫

2.5纳秒

400兆赫

在Eclipse - II逻辑单元结构呈现

） LJXUH ？

是双寄存器，多路转换器为基础的逻辑

细胞。它是专为宽的扇入和多，同时输出funtions 。两个寄存器共享

CLK ，SET和复位输入。第二寄存器具有2至1多路转换器控制其

输入。该寄存器可以从新西兰输出或直接从一个专用的输入加载。

注意：

7KH LQSXW 33 LV QRW DQ LQSXW LQ WKH FODVVLFDO VHQVH ？，W LV VWDWLF LQSXW WR WKH ORJLF FHOO

DQG VHOHFWV ZKLFK噿？ 1 = 36 RU

LV XVHG DV DQ LQSXW WR WKH 4 ？ = UHJLVWHU ？ $ OO RWKHU

LQSXWV DUH摹\\ QDPLF DQG外债配额EH FRQQHFWHG WR PXOWLSOH URXWLQJ FKDQQHOV ？

完整的逻辑单元包括两个6输入与门，四双输入与门， 7两

对一的多路转换器，以及两个D触发器异步设置与复位控制。小区

有一个扇形中的30 （包括寄存器控制线），适合多达17多种功能

同时输入，并具有六路输出（ 4组合和二级注册）。高逻辑

逻辑单元的容量和扇入容纳许多用户的功能与逻辑的单级

延迟而其它体系结构需要两个或更多的水平延迟。

?? ???? 4XLFN / RJLF &RUSRUDWLRQ

初步

ZZZ ？ TXLFNORJLF ？ FRP

（ FOLSVH ？ ,,） DPLO \\ ' DWD 6KHHW 5HY ％

Q2Z

） LJXUH ？（ FOLSVH ？ ,, / RJLF&HOO

5 0美元0RGXOHV

在Eclipse - II产品系列包括多达24个双端口2304位RAM模块

实施RAM，ROM和FIFO功能。每个模块是用户可配置成四个

不同块组织，并且可以水平地级联，以增加其有效宽度，或

垂直地增加其有效深度，如图

） LJXUH ？

2,304位内存模块

模式[1：0 ]

WA [9：0 ]

WD [17 ：0]的

WCLK

ASYNCRD

RA [9：0 ]

RD [17 ：0]的

RCLK

） LJXUH ？ ?????? ELW 5 0美元0RGXOH

的RAM模块的数量从4到24个块，共9.2 变化到55.3 K位的

内存。使用两个"mode"引脚，设计人员可以配置每个模块为128 ×18 （模式0 ）， 256

×9 （模式1）， 512 ×4 （模式2），或1024× 2块（模式3 ）。该模块也很方便

级联，以增加其有效宽度和/或深度（见

） LJXUH ？

ZZZ ？ TXLFNORJLF ？ FRP

初步

?? ???? 4XLFN / RJLF &RUSRUDWLRQ

（ FOLSVH ？ ,,） DPLO \\ ' DWD 6KHHW 5HY ％

WDATA

WADDR

内存

模块

（ 2,304位）

RDATA

RADDR

WDATA

内存

模块

（ 2,304位）

RDATA

） LJXUH ？ &DVFDGHG 5 0美元0RGXOHV

该内存模块是双端口，具有完全独立的读写端口和

独立的读写时钟。读取端支持异步和同步

操作，而写端口支持同步操作。每个端口都有18个数据线

和10根地址线，允许多达18比特的字长度和高达1024的地址空间

话。根据选择，然而，一些高阶的数据或地址线可以在模式

不能被使用。

写使能（WE ）线充当时钟使能同步写操作。在读

使能（ RE）充当时钟使能同步读取操作（ ASYNCRD输入低），或者

流通启用异步读取操作（ ASYNCRD输入的高点）。

设计人员可以级联多个内存模块，以增加深度或宽度允许单

通过与连接相应的地址线一起，分词模块

模块。

类似的技术可用于创建深度大于512个字。在这种情况下地址

比第九位更高的信号编码到写使能（ WE）输入WRITE

操作。读出的数据输出复用在一起使用编码更高的读取

地址位多路转换器选择信号。

在RAM模块中可以装入内部生成的数据（通常为RAM或FIFO的

功能），或与数据从外部PROM （通常为ROM函数）。

（ PEHGGHG &RPSXWDWLRQDO 8QLW ？（ &8

传统的可编程逻辑架构不能有效地实现算术功能

或有效，这些功能需要高逻辑单元的使用，同时赢得只有温和

性能结果。

在Eclipse - II架构支持的功能超出了实现使用

可编程逻辑器件。通过嵌入一个动态可重构的计算单元，所述

Eclipse的-II器件可以有效地解决各种运算功能。这种方法提供了更大的

性能比传统的可编程逻辑实现。嵌入块是

在晶体管级来实现，如图中

） LJXUH ？

?? ???? 4XLFN / RJLF &RUSRUDWLRQ

初步

ZZZ ？ TXLFNORJLF ？ FRP

（ FOLSVH ？ ,,） DPLO \\ ' DWD 6KHHW

/ RZ 3RZHU ） 3 * $ &RPELQLQJ 3HUIRUPDQFH ？ “ HQVLW \\ ？ DQG （ PEHGGHG 5 0美元

“ HYLFH + LJKOLJKWV

）OH [ LEOH 3URJUDPPDEOH / RJLF

0.18

6层金属CMOS工艺

1.8 V的Vcc ， 1.8 / 2.5 / 3.3 V驱动能力的I / O

高达4008专用触发器

高达55.3 嵌入式RAM位

多达313 I / O

高达370周期管理门

IEEE 1149.1边界扫描测试

$ GYDQFHG &ORFN 1HWZRUN

多个专用低偏移的时钟

网

高驱动输入专用网络

象限基于分割的时钟网络

用户可编程锁相环路

（ PEHGGHG &RPSXWDWLRQDO 8QLWV

(&8V

集成了硬连线DSP积木

乘，加和累加功能。

柔顺

低功耗性能

6HFXULW \\ ） HDWXUHV

QuickLogic的产品都带有安全

ViaLink技术，保护知识产权

从设计盗窃和反向特性

工程。无需外部配置存储器

需要的;即开即用的电。

（ PEHGGHG “ XDO 3RUW 65 0美元

截至24 2,304位双端口高

性能SRAM块

高达55,296嵌入式RAM位

RAM / ROM / FIFO向导自动

CON组fi guration

可配置和可级联

3URJUDPPDEOH ，α2

与Tco< 3ns的高性能I / O单元

可编程斜率控制

可编程I / O标准：

LVTTL ， LVCMOS ， LVCMOS18 ， PCI ，

PLL

嵌入式RAM块

嵌入式计算单元

PLL

GTL + ， SSTL2和SSTL3

独立的I / O银行能

FABRIC

支持多个标准，在一个设备中

I / O寄存器配置：输入，

PLL

嵌入式RAM块

PLL

输出，输出使能（ OE ）

） LJXUH ？（ FOLSVH ？ ,, ％ ORFN “ LDJUDP

?? ???? 4XLFN / RJLF &RUSRUDWLRQ

初步

ZZZ ？ TXLFNORJLF ？ FRP

（ FOLSVH ？ ,,） DPLO \\ ' DWD 6KHHW 5HY ％

7DEOH ？（ FOLSVH ？ ,, 3URGXFW ） DPLO \\ 0HPEHUV

马克斯·盖茨

逻辑阵列

逻辑单元

最大触发器

最大I / O

内存模块

RAM位

锁相环

ECUS

VQFP

CSBGA （ 0.8mm）的

套餐

PQFP

FBGA （ 0.8mm）的

BGA （1.0 MM）

47,052

16 x 8

128

526

9,216

100

196

208

63,840

16 x 16

256

884

124

9,216

100

196

208

188,946

32 x 20

640

1,697

139

36,864

100

196

208

248,160

40 x 24

960

2,670

250

46,100

208

280

484

320,640

48 x 32

1,536

4,002

310

55,300

208

280

484

7DEOH ？ 0D [，？ 2舒' HYLFH ？ 3DFNDJH &RPELQDWLRQ

“ HYLFH

QL8025

QL8050

QL8150

QL8250

QL8325

94)3

??? &6 * ％ $

100

34)3

124

139

115

??? &6 * ％ $

163

3%*$

250

310

4XLFN ： RUNV “ HVLJQ 6RIWZDUH

该QuickWorks

包提供了从最完整的ESP和FPGA的软件解决方案

设计输入逻辑综合，布局和布线，和模拟。该软件包提供了一个

谁使用来自Cadence ， Mentor公司的OrCAD ， Synopsys公司的第三方工具设计的解决方案，

Viewlogic系，并为设计输入，综合，仿真或其他第三方工具。

3URFHVV “ DWD

蚀-II的制造于0.18

， 6层金属CMOS工艺。核心电压是

1.8 V的Vcc电源和I / O是高达3.3 V电压。在Eclipse - II产品线中提供

商业，工业和军用温度等级。

ZZZ ？ TXLFNORJLF ？ FRP

初步

?? ???? 4XLFN / RJLF &RUSRUDWLRQ

（ FOLSVH ？ ,,） DPLO \\ ' DWD 6KHHW 5HY ％

3URJUDPPDEOH / RJLF $ UFKLWHFWXUDO 2YHUYLHZ

在Eclipse -II的逻辑单元结构示于

） LJXUH ？

。这种架构的特征地址

今天的寄存器密集型设计。

7DEOH ？ 3HUIRUPDQFH 6WDQGDUGV

） XQFWLRQ

多路复用器

奇偶树

计数器

“ HVFULSWLRQ

16:1

16位

32位

FIFO

128 x 32

256 x 16

128 x 64

时钟到输出

系统时钟

6ORZHVW懻抮* UDGH

5纳秒

6纳秒

250兆赫

155兆赫

4.5纳秒

200兆赫

） DVWHVW懻抮* UDGH

2.8纳秒

3.4纳秒

450兆赫

280兆赫

2.5纳秒

400兆赫

在Eclipse - II逻辑单元结构呈现

） LJXUH ？

是双寄存器，多路转换器为基础的逻辑

细胞。它是专为宽的扇入和多，同时输出funtions 。两个寄存器共享

CLK ，SET和复位输入。第二寄存器具有2至1多路转换器控制其

输入。该寄存器可以从新西兰输出或直接从一个专用的输入加载。

注意：

7KH LQSXW 33 LV QRW DQ LQSXW LQ WKH FODVVLFDO VHQVH ？，W LV VWDWLF LQSXW WR WKH ORJLF FHOO

DQG VHOHFWV ZKLFK噿？ 1 = 36 RU

LV XVHG DV DQ LQSXW WR WKH 4 ？ = UHJLVWHU ？ $ OO RWKHU

LQSXWV DUH摹\\ QDPLF DQG外债配额EH FRQQHFWHG WR PXOWLSOH URXWLQJ FKDQQHOV ？

完整的逻辑单元包括两个6输入与门，四双输入与门， 7两

对一的多路转换器，以及两个D触发器异步设置与复位控制。小区

有一个扇形中的30 （包括寄存器控制线），适合多达17多种功能

同时输入，并具有六路输出（ 4组合和二级注册）。高逻辑

逻辑单元的容量和扇入容纳许多用户的功能与逻辑的单级

延迟而其它体系结构需要两个或更多的水平延迟。

?? ???? 4XLFN / RJLF &RUSRUDWLRQ

初步

ZZZ ？ TXLFNORJLF ？ FRP

（ FOLSVH ？ ,,） DPLO \\ ' DWD 6KHHW 5HY ％

Q2Z

） LJXUH ？（ FOLSVH ？ ,, / RJLF&HOO

5 0美元0RGXOHV

在Eclipse - II产品系列包括多达24个双端口2304位RAM模块

实施RAM，ROM和FIFO功能。每个模块是用户可配置成四个

不同块组织，并且可以水平地级联，以增加其有效宽度，或

垂直地增加其有效深度，如图

） LJXUH ？

2,304位内存模块

模式[1：0 ]

WA [9：0 ]

WD [17 ：0]的

WCLK

ASYNCRD

RA [9：0 ]

RD [17 ：0]的

RCLK

） LJXUH ？ ?????? ELW 5 0美元0RGXOH

的RAM模块的数量从4到24个块，共9.2 变化到55.3 K位的

内存。使用两个"mode"引脚，设计人员可以配置每个模块为128 ×18 （模式0 ）， 256

×9 （模式1）， 512 ×4 （模式2），或1024× 2块（模式3 ）。该模块也很方便

级联，以增加其有效宽度和/或深度（见

） LJXUH ？

ZZZ ？ TXLFNORJLF ？ FRP

初步

?? ???? 4XLFN / RJLF &RUSRUDWLRQ

（ FOLSVH ？ ,,） DPLO \\ ' DWD 6KHHW 5HY ％

WDATA

WADDR

内存

模块

（ 2,304位）

RDATA

RADDR

WDATA

内存

模块

（ 2,304位）

RDATA

） LJXUH ？ &DVFDGHG 5 0美元0RGXOHV

该内存模块是双端口，具有完全独立的读写端口和

独立的读写时钟。读取端支持异步和同步

操作，而写端口支持同步操作。每个端口都有18个数据线

和10根地址线，允许多达18比特的字长度和高达1024的地址空间

话。根据选择，然而，一些高阶的数据或地址线可以在模式

不能被使用。

写使能（WE ）线充当时钟使能同步写操作。在读

使能（ RE）充当时钟使能同步读取操作（ ASYNCRD输入低），或者

流通启用异步读取操作（ ASYNCRD输入的高点）。

设计人员可以级联多个内存模块，以增加深度或宽度允许单

通过与连接相应的地址线一起，分词模块

模块。

类似的技术可用于创建深度大于512个字。在这种情况下地址

比第九位更高的信号编码到写使能（ WE）输入WRITE

操作。读出的数据输出复用在一起使用编码更高的读取

地址位多路转换器选择信号。

在RAM模块中可以装入内部生成的数据（通常为RAM或FIFO的

功能），或与数据从外部PROM （通常为ROM函数）。

（ PEHGGHG &RPSXWDWLRQDO 8QLW ？（ &8

传统的可编程逻辑架构不能有效地实现算术功能

或有效，这些功能需要高逻辑单元的使用，同时赢得只有温和

性能结果。

在Eclipse - II架构支持的功能超出了实现使用

可编程逻辑器件。通过嵌入一个动态可重构的计算单元，所述

Eclipse的-II器件可以有效地解决各种运算功能。这种方法提供了更大的

性能比传统的可编程逻辑实现。嵌入块是

在晶体管级来实现，如图中

） LJXUH ？

?? ???? 4XLFN / RJLF &RUSRUDWLRQ

初步

ZZZ ？ TXLFNORJLF ？ FRP