QL5432 - QuickPCI
TM
PCI主界面
用于在QL5432的PCI控制器接口的内部信号在下面列出，以及描述
每个信号的。该信号的方向表示，如果它是由本地接口（i）或一个输出提供一输入亲
由PCI控制器（ O） vided 。以字符“N”结束的信号，应考虑低有效（例如
Mst_IRDYN
).
PCI_Cmd [3 ：0]的
I
用于主事务的PCI命令。此信号必须保持在整个期间内保持不变
当Mst_Burst_Req是活动的。作为读取包括中断确认， I / O读取PCI命令，
存储器读取，读取配置，内存读取多个，线存储器读取。 PCI命令视为
写有专门的自行车， I / O写入，内存写入，写入的配置，内存写入和禁止。
用户应确保只有合法的PCI命令提供。
请使用PCI总线。当它被激活时，所述芯请求PCI总线，然后产生一个主反
采取行动。这个信号应保持有效，直到所有请求的数据传送在PCI总线上和停用
在第2个时钟周期对PCI的最后一个数据传输（以避免被认为是请求新
交易） 。
地址主DMA写。该地址必须被视为有效，从一个DMA写的开始，直到
在DMA写操作完成。应当递增（由4个字节）的每个时间数据被转移上
PCI总线。
地址主DMA读取。该地址必须被视为有效，从一开始的DMA读，直到
在DMA读操作完成。应当递增（由4个字节） ，每一次数据传输的
PCI总线。
对于主DMA数据写入（以PCI总线） 。
字节使能的主DMA读取和写入。低电平有效。
数据和字节使能有效的Mst_WrData [ 31 ： 0 ] （仅适用于主写）和Mst_BE [ 3 ： 0 ] （两个读硕士
写） 。
数据接收确认为Mst_WrData [ 31 ： 0 ] （仅适用于主写）和Mst_BE [ 3 ： 0 ] （两个） 。这
作为PUSH控制内部FIFO和POI控制对外部的FIFO（ FPGA的区域）
其提供的数据和字节使能到PCI32芯。
字节使能选择的主交易。当低， Mst_BE [3：0 ]应该始终保持恒定的
整个传输（当Mst_Burst_Req是激活的） ，它被用于主事务的每一数据相位。
当高， Mst_BE [3：0 ]推入内部FIFO （连同数据的情况下主写的）被使用。应
整个交易保持不变。
大师写交易完成。活性为仅一个时钟周期。
主阅读终端模式选择时Mst_BE_Sel高。当两个Mst_BE_Sel和
Mst_Rd_Term_Sel高，掌握阅读的终止发生在内部FIFO是空的，
Mst_Two_Reads和Mst_One_Read被忽略。当两种信号为低电平时， Mst_Two_Reads和
Mst_One_Read用于信号的主读结束。应在整个交易保持恒定。
这个信号到PCI32核心，只有一个数据传输仍然是要读入读出的脉冲串。
二数据传输仍然是要读取的脉冲串读出。它不能用于单数据相主读
交易。
主读数据有效的Usr_Addr_WrData [ 31 ： 0 ] 。此作为PUSH控制外部的FIFO（在
FPGA的区域）从PCI32核心接收数据。
硕士读交易完成。活性为仅一个时钟周期。
内部FIFO清空。 FIFO立即刷新后，它处于活动状态（与PCI时钟同步） 。
启用延迟计数器。如果设置为0忽略延时定时器在PCI配置空间（偏移0CH ） 。
如需了解完整的PCI合规，此端口应始终设置为1 。
数据被转印在前面的PCI时钟。有用的DMA读取更新的DMA传输计数
操作。
主交易的最后一个数据传输过程中活跃。
通过QL5x33产生的PCI主控PCI REQN信号的副本。通常不使用在后端设计。
Mst_Burst_Req
I
Mst_WrAd [31 ：0]的
I
Mst_RdAd [31 ：0]的
I
Mst_WrData [31 ：0]的
Mst_BE [3 ：0]的
Mst_WrData_Valid
Mst_WrData_Rdy
I
I
I
O
Mst_BE_Sel
I
Mst_WrBurst_Done
Mst_Rd_Term_Sel
O
I
Mst_One_Read
Mst_Two_Reads
Mst_RdData_Valid
Mst_RdBurst_Done
Flush_FIFO
Mst_LatCntEn
Mst_Xfer_D1
Mst_Last_Cycle
Mst_REQN
I
I
O
O
I
I
O
O
O
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