QL4090 QuickRAM数据表
90000可使用的PLD门QuickRAM ESP的性能相结合，
密度和嵌入式RAM
设备亮点
高性能&高密度
90000可用PLD盖茨与316个I / O
300 MHz的16位计数器， 400 MHz的
先进的I / O能力
接口与两个3.3 V和5.0 V器件
PCI兼容3.3 V和5.0 V总线
数据通路， 160 + MHz的FIFO中
0.35微米的四层金属非易失性CMOS
过程中最小的芯片尺寸
为-1 / -2 / -3 / -4速度等级
完整的JTAG边界扫描
I / O单元有独立控制
注册的输入路径和输出使能
高速嵌入式SRAM
22双端口RAM模块，组织
用户可配置的1152位块
5 ns的存取时间，每个端口独立
可访问
快速，高效的FIFO ， RAM和ROM
功能
22
内存
块
1,584
高速
逻辑单元
易于使用/快速发展
周期
100％的可路由与100 ％的利用率和
接口
完整的引脚输出的稳定性
可变粮食逻辑单元提供高
性能和100 ％的利用率
全面的设计工具包括高
优质的Verilog / VHDL综合
图1 ： QuickRAM框图
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1
QL4090 QuickRAM数据手册Rev
体系结构概述
该QuickRAM
TM
家庭的ESP （嵌入式标准产品）的提供FPGA逻辑
结合双端口SRAM模块。该QL4090是90000可用PLD门
在QuickRAM家庭静电除尘器的成员。 QuickRAM静电除尘器被制造在一0.35
m
使用QuickLogic公司的专利ViaLink四层金属工艺
TM
技术，以提供一个
的高性能，高密度，低成本，和极端的易于使用的独特组合。
该QL4090含有1,584个逻辑单元和22个双端口RAM模块（见
图1
） 。每
RAM模块具有1152的RAM位，总共25344位。内存模块是双端口
（一个读出端口，一个写入端口），并且可以被配置成四种模式之一： 64 （深） ×18
（宽） ， 128x9 ， 256x4 ，或者512x2 （见
图4
） 。具有最大的82个I / O ，则QL4090
在208引脚PQFP ， 208引脚CQFP 240引脚PQFP和456引脚PBGA封装。
设计人员可以级联多个内存模块，以增加深度或宽度在允许
单模块通过连接相应的地址线一起，分词
模块之间（见
图2
） 。这种方法允许多达512深的配置作为
大到16位宽的最小QuickRAM设备和44位宽的最大装置。
为彻底QuickRAM系列软件支持，包括QL4090 ，可
通过两个基本包。狱卒QuickWorks
TM
封装提供了最
从设计输入到逻辑综合完整的ESP软件解决方案，布局和布线，以
模拟。的的QuickTools
TM
包提供了谁使用Cadence的设计解决方案，
为典范，导师，新思科技， Synplicity公司， Viewlogic系， Aldec公司或其他第三方工具
设计输入，综合，或模拟。
QuickLogic的变量粮逻辑单元具有多达16个同步输入和输出5
内，可以被分割为5个独立的细胞的细胞。每个单元都有一个扇入29
包括寄存器和控制线（见
科幻gure 3
).
WDATA
内存
模块
（ 1152位）
RDATA
WADDR
RADDR
内存
模块
（ 1152位）
WDATA
RDATA
图2 ： QuickRAM模块位
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产品概述
共有316 I / O引脚
308双向输入/输出引脚，符合PCI标准的5.0 V和3.3 V的公交车
-1 / -2 / -3 / -4速度等级
8个高驱动输入/分布式网络销
八低偏移的分布式网络
可用的逻辑单元触发器的时钟两个阵列时钟/控制网络，设置和重置
输入 - 每个驱动由一个只输入引脚
可用的逻辑单元F1六个全局时钟/控制网络，时钟，置位和复位输入
及输入和I / O寄存器时钟，复位和使能输入端以及输出使能
控制每个驱动仅输入或I / O引脚，或任何逻辑单元的输出或I / O单元
反馈
高性能硅
在6 ns输入+逻辑单元+输出总延迟
数据路径速度超过400 MHz的
计数器速度超过300 MHz的
FIFO速度超过160+ MHz的
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AC特性在V
CC
= 3.3 V ，T
A
= 25 ° C（ K = 1.00 ）
为了计算延迟，从乘以相应的K系数
表10 ：工作范围
由
以下提供的表中的数字。
QS
A1
A2
A3
A4
A5
A6
QS
OP
B1
B2
C1
C2
MP
MS
D1
D2
E1
E2
NP
NS
F1
F2
F3
F4
F5
F6
QC
QR
AZ
OZ
QZ
NZ
FZ
图3： QuickRAM逻辑单元
表1：逻辑单元
符号
参数
1
t
PD
t
SU
t
H
t
CLK
t
CWHI
t
CWLO
t
SET
t
RESET
t
SW
t
RW
组合延迟
a
建立时间
a
保持时间
时钟到Q延迟
时钟高电平时间
时钟低电平时间
设置延时
复位延时
设置宽度
复位宽
1.4
1.7
0.0
0.7
1.2
1.2
1.0
0.8
1.9
1.8
传播延迟（ NS ）
扇出（5）
2
1.7
1.7
0.0
1.0
1.2
1.2
1.3
1.1
1.9
1.8
3
1.9
1.7
0.0
1.2
1.2
1.2
1.5
1.3
1.9
1.8
4
2.2
1.7
0.0
1.5
1.2
1.2
1.8
1.6
1.9
1.8
5
3.2
1.7
0.0
2.5
1.2
1.2
2.8
2.6
1.9
1.8
一。这些限制是由通过的Quick选择有代表性的最慢的路径衍生
RAM的逻辑单元，包括典型的网络延迟。具体路径最坏情况下的延迟值应为
从时间的特定设计的分析确定。
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[8:0]
[17:0]
WA
WD
WE
WCLK
RE
RCLK
RA
RD
ASYNCRD
[8:0]
[17:0]
[1:0]
模式
图4： QuickRAM模块
表2 ： RAM单元同步写时序
符号
参数
1
t
SWA
t
HWA
t
社署
t
HWD
t
SWE
t
HWE
t
WCRD
WA建立时间WCLK
WA保持时间WCLK
WD建立时间WCLK
WD保持时间WCLK
我们建立时间WCLK
我们认为时间WCLK
WCLK为RD （ WA = RA）
a
1.0
0.0
1.0
0.0
1.0
0.0
5.0
传播延迟（ NS ）
扇出
2
1.0
0.0
1.0
0.0
1.0
0.0
5.3
3
1.0
0.0
1.0
0.0
1.0
0.0
5.6
4
1.0
0.0
1.0
0.0
1.0
0.0
5.9
5
1.0
0.0
1.0
0.0
1.0
0.0
7.1
一。通过在V的变化过程为最坏的情况下传播延迟时间表示
CC
= 3.3 V和
T
A
= 25
°
C.乘以相应的延迟因子，K ，速度等级，电压和温度
如在工作范围指定的设置。
表3 ： RAM节同步读时序
符号
逻辑单元
t
SRA
t
HRA
t
SRE
t
HRE
t
RCRD
RA建立时间RCLK
RA保持时间RCLK
RE建立时间RCLK
RE保持时间RCLK
RCLK到RD
a
参数
1
1.0
0.0
1.0
0.0
4.0
传播延迟（ NS ）
扇出
2
1.0
0.0
1.0
0.0
4.3
3
1.0
0.0
1.0
0.0
4.6
4
1.0
0.0
1.0
0.0
4.9
5
1.0
0.0
1.0
0.0
6.1
一。通过在V的变化过程为最坏的情况下传播延迟时间表示
CC
= 3.3 V和
T
A
= 25
°
C.乘以相应的延迟因子，K ，速度等级，电压和温度
如在工作范围指定的设置。
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